好家伙，今年的华为 Mate 90 系列，可能真的会有质变。

华为今天在国际电路与系统研讨会（ISCAS 2026）上聊到了芯片新技术、新定律和麒麟 2026 芯片进展。

不得不说，信息密度和含金量都很顶级。

里面既聊到了，华为对芯片 " 后摩尔时代 " 的思考和解决方法。

顺带着，还剧透了麒麟 2026 芯片的性能提升、峰值频率，以及麒麟芯片后续五年的升级规划。

比如到 2031 年。

晶体管密度达到 1.4nm 制程的同等水平，大核频率突破 5.0GHz。

再到 2035 年。

麒麟芯片的晶体管密度达到 400MTr/mm² 以上，实现三层、四层甚至更多层的全芯片折叠。

当然啦。

我知道机友们想说什么。

这一个个关于芯片技术的技术名词，单拎一个出来都很晦涩难懂，更别说出现在官方报道和论文里了。

为了让大伙把华为今天聊到的麒麟芯片进展和新技术吃透。

机哥也是找到了官方今天发布的相关论文，好好啃了一番。

话不多说，接下来直接聊重点。

从摩尔定律到韬 ( τ ) 定律

华为在论文里和会议上都提到过一个点，那就是传统芯片的升级路子，已经很难走下去了。

所谓的老路子是啥，机友们应该都猜到了——摩尔定律。

过去 60 年里，半导体的升级，主要围绕着缩小晶体管，让一个平面上塞下更多晶体管来提高性能。

从 22nm 到 14nm，从 14nm 到 10nm，从 10nm 到 7nm。

就拿苹果的 A 系列芯片来说。

从苹果 A7 到 A18 Pro，晶体管数量直接暴涨了 19 倍。

光是两年前的 A16 芯片，晶体管数量就达到了 160 亿。

但华子表示，这样的打法和路子，在 7nm 制程之后就有边际效益了。

一方面是因为，晶体管不能无限缩小。

小到一定程度后，电流会 " 漏电 "，反映到日常的手机使用，就是更容易发热和卡顿。

而且随着芯片制程的不断提升。

芯片设计成本，也高得让人难以接受。

华为在最新的论文里头就提到，2nm 芯片的设计成本预计超过 10 亿美元。

甭管是手机厂商进货，还是咱们买到手的成本，都比 3nm 芯片要贵上不少。

还是拿苹果的 2nm A20 芯片来举例。

之前有行业报道预估，A20 芯片单颗成本 280 美元，换算过来差不多 2000 元。

那既然物理墙无法逾越。

经济账算下来也不划算。

芯片还能怎么往后发展呢？

有着多年芯片设计经验的华子，经过几年的思考过后，提出了——

「韬 ( τ ) 定律」

论文里头有一句很关键的话：

过去 60 年，摩尔定律本质上从来不是关于 " 面积 " 的，而是关于 " 时间 "。

坦白说，机哥刚看到时也很懵。

但看完详细解析后，多少是 get 到了点精髓。

你想想嗷。

更小的晶体管让开关速度更快了，导线做短让信号传输延迟更低了，最终提升的性能，也让咱们玩手机更省时间了。

以前可能冷启动微信，要等个半秒，现在点击秒开。

原来加载个《原神》要 30 多秒，现在 20 秒就能进去逛街。

甚至拍个夜景要举着手机等两秒，现在半秒都不用就成片。

那芯片每一层技术所改变的，不就是更短的处理时间嘛！

然后我再拿城市建筑来打个比方。

比如城市面积固定只有 1 平方厘米，城市里的每个房间都等于 1 个晶体管，而城市里住的人越多，芯片性能就越强。

以往想要让城市塞下更多人，往往得把房子建得更密更小（晶体管缩小）。

但问题是，房子要是太小了，房间门就显得很尴尬，说不定你隔壁邻居一锤把门敲烂，就能走进你房间玩了 ...

更难绷的是。

房间太密会导致城市道路变窄，堵车反而会更严重，就好比外卖小哥想送外卖给你，得先绕过无数条小巷子，经过无数次堵车。

最后外卖到你手上，已经彻底凉掉了。

芯片性能自然也无法往上提。

于是华子思来想去，最终就想到了「逻辑堆叠」大法。

逻辑折叠

虽说听起来还是很抽象难懂。

但没关系，机哥给大伙聊点大白话。

「逻辑堆叠」的核心思路和做法是，既然不能一直缩小房子，那就干脆打好地基，一层一层往上盖。

每层楼的布局都规划好，且每个房间都有直达电梯。

这样一来，地面地基虽然还是 1 平方厘米，但总建筑面积和入住人数都能翻好几倍，而且外卖小哥也无需跑来跑去。

哪怕你住在十楼，小哥坐个电梯两分钟就能送上来。

反馈到芯片的实际表现上。

房间大小虽然没变（制程没变）。

但信号传输更快了（出入房间用时更短），晶体管密度更高（入住人数更多），频率也能飙更高（整个城市运转效率提升）。

可能有机友想起了，似乎前几年也有厂商捣鼓过芯片堆叠工艺。

确实啊。

华为自己在 2022 年，就公布过芯片堆叠技术。

AMD 当年也靠着 3D 堆叠缓存—— 3D V-Cache 技术，在桌面 CPU 市场干翻了英特尔。

英特尔的堆叠技术储备更是玩出花来。

早期就有 EMIB 2.5D 封装，用小的硅桥连接多个芯片，后来又推出了 Foveros 3D 堆叠。

把一个 10nm 的 CPU 核心叠在一个 22nm 的基础芯片上，

但本质上来看。

这些堆叠技术和工艺，跟「逻辑折叠」不是一码事。

过往的 3D 堆叠工艺，其实只是把多个芯片或者模块粘在一块，有点像拼积木。

然后华为「逻辑折叠」，是从设计的时候，就想好了要做一个多层折叠的一体化芯片，并且就是奔着提高数据交互的效率。

这也为什么，麒麟芯片性能提升会更明显。

麒麟 2026 年芯片，秋季见

看到这里，机友们估计也很好奇，到底什么时候才能用上，搭载「逻辑折叠」技术的麒麟新芯片。

好消息是，根据官方预告来看，今年秋季就能用上。

而华为秋季会发什么新机，咱们都懂的。

Mate 90 系列应该能首发搭载这麒麟新芯片。

官方也在今天透露了一小部分，关于麒麟 2026 年新芯片的性能数据。

跟同工艺的传统 2D 芯片相比，晶体管密度提升 53.5%。

从 155MTr/mm² 涨到 238MTr/mm²。

然后 P 核能效提升 41%，峰值频率提升 12.7%，预计从麒麟 9030 的 2.75GHz 直接干到 3.1GHz。

当然啦，除了核心性能变强了。

「逻辑折叠」技术还给麒麟 2026 年芯片，整出了好几个额外收获——

芯片内部通讯数据通道面积减少 55%，给计算单元腾出了更多空间；

时钟缓冲器数量减少超过 50%，芯片更加省电；

导线总长度缩短了 30%。芯片在同样功耗下性能更强；

而这甚至还只是开始。

根据华为官方的展望，后续频率和晶体管密度稳步提升，预计在 2031 年达到 400+MTr / mm² 晶体管密度、5.0GHz 主频。

这是啥概念呢。

相当于每 1 平方毫米的芯片体积，塞进 4 亿个晶体管。

那 1 平方毫米又有多大呢？

就 ... 差不多一个缝衣针的针眼大小。

换句话说，华子无需把晶体管做得更小。

只靠逻辑折叠技术，到 2031 年就能做出和台积电 1.4nm 工艺密度一模一样的芯片。

当然，这条新的路才刚刚开始，也才刚刚走通了一小步路，还有很多问题是需要慢慢解决的。

比如现在的画图软件都是画平房的，要画出 3D 折叠楼房，得重新设计一套画图软件。

又比如芯片跑得更快后，功耗控制的难度也会更大，这就跟开车猛踩油门，油耗会上去一个道理，这就要求芯片从各块设计前期就开始扣功耗。

但不管怎么样。

现在芯片设计的重要性，跟制程工艺几乎是平起平坐了。

机哥现在就很期待，秋季发布的华为 Mate 90 系列，性能会达到怎么样的新高度。