三星电子在 SEMICON Taiwan 2026 上披露了新一代高带宽存储器（HBM）及下一代存储架构的详细技术路线图，涵盖 HBM5、zHBM 及 zNAND-O 等多项前沿技术，显示出这家韩国存储巨头在 AI 基础设施存储市场的长期布局意图。

三星存储产品规划企业副总裁 Jangseok Choi 在 9 月 1 日的活动上表示，HBM5 的目标是在性能上达到 HBM4E 的两倍，单瓦性能提升 20%，同时将热阻降低 20%。此前三星已于 8 月的 Hot Chips 2026 上透露了部分相关进展。

三星同时宣布正在开发全新架构的 zHBM，目标性能为 HBM4E 的 8 倍，单瓦性能提升 3 倍，热阻降幅达 75% 至 90%。

这一系列技术升级直接回应了 AI 加速器算力快速扩张所带来的高带宽与散热双重需求，对 AI 芯片供应链及相关基础设施投资具有重要参考意义。

HBM5：制程升级至 2 纳米，量产预计 2028 年

据报道，HBM5 在性能上以 HBM4E 两倍为目标，并在功耗效率和热管理方面均有显著提升。三星将 HBM5 基础芯片（base die）的制程从 HBM4 及 HBM4E 所使用的 4 纳米提升至其自研 2 纳米节点，标志着 HBM 在制程工艺上迈出重要一步。

在堆叠层数方面，三星正为 HBM5 准备 12 层、16 层及 20 层三种 DRAM 堆叠方案，以满足不同应用场景的容量与性能需求。量产时间预计在 HBM4E 之后，约在 2028 年前后。

热阻降低 20% 这一指标尤为关键——随着 AI 加速器功耗持续攀升，HBM 的散热能力正日益成为系统瓶颈，这一改进有助于维持高性能计算系统的稳定运行。

zHBM：颠覆性架构，存储直接堆叠于处理器之上

三星将 zHBM 定位为有别于传统 HBM 的全新架构。传统 HBM 将存储器置于 AI 加速器（xPU）旁侧，而 zHBM 则将存储直接堆叠于处理器顶部，通过大幅缩短数据传输路径来实现更高带宽与更优功耗表现。

三星的目标是，zHBM 的性能达到 HBM4E 的 8 倍，单瓦性能提升 3 倍，热阻降幅在 75% 至 90% 之间。这一性能跃升若能实现，将在带宽密度和能效层面对现有 HBM 架构形成根本性突破。

zHBM 预计在 2029 年之后推出，属于三星更长远的技术储备布局。

zNAND-O：以 NAND 密度实现接近 DRAM 的速度

在 NAND 存储领域，三星同样推出了前瞻性技术方向。zNAND-O 计划于 2028 年开始送样，目标是在存储密度上达到 DRAM 的 10 倍，同时在读取带宽和功耗效率上达到 NAND 的 7 倍。

这一技术的设计初衷，是为了满足生成式 AI 及大型语言模型（LLM）对 "DRAM 级速度、NAND 级容量 " 的双重诉求——随着模型规模持续扩大，现有存储架构在速度与容量之间的取舍正日益成为制约 AI 推理与训练效率的瓶颈之一。

CUBE 战略：容量、利用率、带宽与效率四维并举

在 SEMICON Taiwan 2026 同期举办的 Memory Executive Summit 上，三星还系统阐述了其 "CUBE" 战略框架。

Jangseok Choi 表示，该战略围绕四项核心优先级展开：容量（Capacity）、利用率（Utilization）、带宽（Bandwidth）与效率（Efficiency）。

在容量方面，三星计划向垂直方向扩展存储，在不扩大印刷电路板（PCB）占用面积的前提下提升存储密度；

在利用率方面，公司将 3D 存储器的价值定位超越单纯的层数堆叠，着重优化逻辑与存储的架构布局以降低延迟；

在带宽方面，三星计划以垂直高速通道取代水平数据路径，缩短芯片间距离；

在效率方面，则聚焦于功耗和热管理，最小化每比特数据的传输能耗，最大化单瓦性能。

CUBE 框架的提出，意味着三星正试图以系统性的架构思维统筹下一代存储产品的研发方向，而非仅在单项指标上寻求突破。