今年初有报道称，三星正在推动 BSPDN 的应用，计划明年量产的 2nm 工艺引入背面供电技术。三星希望通过 BSPDN 改变游戏规则，让其能够更好地与台积电（TSMC）在代工业务上竞争。

据 TrendForce报道，最近三星晶圆代工 PDK 开发团队的高级副总裁 Lee Sun-Jae 在活动上，介绍了 BSPDN 背面供电技术的一些情况，表示相较于传统的 FSPDN 供电方式，在同样是 2nm 芯片的情况下，采用 BSPDN 的 SF2Z 工艺可以减少约 17% 的芯片面积，并为能效和性能带来约 15% 和 8% 的提升。此外，通过背面供电技术，可以消除供电线路和信号线路之间的瓶颈，更轻松地生产出更小的芯片。

按照三星在 2nm 制程节点上面的规划，初代的 SF2 工艺将于 2025 年量产，2026 年则会推出改进的 SF2P 工艺以及面向 HPC/AI 应用的 SF2X 工艺，2027 年则会有加入 BSPDN 背面供电技术的 SF2Z 工艺，同样面向 HPC/AI 应用，另外同年还会有用于车用芯片的 SF2A 工艺。

除了三星以外，英特尔和台积电也有类似的技术。英特尔的是 PowerVia 技术，计划在 Intel 20A 制程节点首次引入，通过消除晶圆正面供电布线需求来优化信号传输。台积电所采用的超级电轨（Super Power Rail）架构被认为是最直接有效的解决方案，适用于具有复杂讯号及密集供电网络的 HPC 产品，预计 2026 年量产，将大规模应用于 A16 制程工艺上。