当半导体行业掀起 High-NA EUV 光刻机抢购热潮时，台积电似乎并没有这项计划，甚至表示：直至 2029 年的全系列规划节点，涵盖 A12、A13 等核心制程，均不纳入 High-NA EUV 设备的应用计划。

那么，不靠这台 " 光刻神器 "，台积电又将如何破解未来芯片微缩的核心难题？

01 台积电最新路线图：两大赛道，三个 " 王炸 " 节点

当地时间 4 月 22 日，全球晶圆代工龙头台积电（TSMC）在美国加州圣塔克拉拉市举行了 2026 年北美技术论坛。

台积电业务发展及全球销售高级副总裁兼副首席运营官张晓强博士在会上宣布将实施新的工艺技术发布策略：每年为客户端应用推出一款新节点，每两年推出一款面向高负载 AI 和高性能计算（HPC）应用的新节点。

其中面向智能手机、消费电子等客户端的节点包含 N2、N2P、N2U、A14、A13。这类节点强调成本、能效和 IP 复用，强大的设计兼容性至关重要，客户可接受渐进式改进。

其中 N2U 制程是 N2 平台的第三代延伸版本。N2U 同样利用 DTCO 技术，在 N2P 的基础上提供进一步优化：在相同功耗下性能提升约 3%-4%，或在相同速度下功耗降低 8%-10%，逻辑密度提升 2%-3%。

A14 是台积电首个非过渡型 1.4 纳米级工艺，将于 2027 年底启动风险性试产，2028 年下半年完成大规模量产。 A13 工艺则被定义为 A14 的 " 光学微缩版 "。它并非一次彻底的重构，而是通过设计 - 技术协同优化（DTCO），在保持与 A14 完全兼容的设计规则和电气特性的前提下，实现约 6% 的面积缩减。A14、A13 走兼容优化、渐进升级的路线，兼顾成本与能效。

面向 AI/HPC 数据中心的节点包含 A16、A12。这类场景对算力需求极致严苛，技术路线以性能提升为核心，对成本敏感度相对较低，需通过显著的技术迭代证明工艺过渡的价值。

A12 将采用第二代纳米片晶体管技术，并集成超级电轨（SPR）背面供电技术。该工艺专为 AI（人工智能）和 HPC（高性能计算）应用场景打造，旨在通过在正面和背面同时进行微缩，实现整体密度的显著提升，以满足数据中心对算力的极致渴求。

随着A13 与 A12 于 2029 年投入量产，这也标志着半导体制造将正式跨入 " 亚纳米 " 时代。值得关注的是，尽管台积电已突破 2nm 以下工艺壁垒，却迟迟未将 High-NA EUV 设备纳入产线规划。台积电敢于做出这一决策的底气何在？背后又暗藏着怎样的产业逻辑？

02 对比三星、英特尔：路线不同，差距已现

根据三星公布的制程路线图显示，计划于 2027 年量产 1.4nm 工艺。不过去年市场消息称三星已暂时推迟从第二季度开始在平泽 2 号工厂部分建造 1.4nm 代工测试线的计划。对 1.4nm 设施的投资已推迟到去年年底或最早今年上半年。由于测试线建设的推迟，或许量产时间会再推迟。

关于 High-NA EUV 的应用情况，三星电子于 2025 年 3 月率先安装首台 High-NA EUV 光刻机用于 1.4 纳米芯片生产，同年斥资 1.1 万亿韩元引进两台 EXE:5000 型号设备，计划在 2025 年底和 2026 年初分别交付一套，用于其 2nm 制程的全面生产，其中一套将部署在华城厂区，另一套则可能部署在泰勒晶圆厂。

此外，三星还宣布启动 1nm 芯片研发，预计 2029 年后实现量产，旨在通过颠覆性技术突破追赶台积电。

英特尔 CEO 陈立武在 CES 2026 期间透露，公司正大力进军 14A（1.4nm）制程工艺，并已向部分客户提供 PDK，或已有外部客户。值得注意的是，4 月 23 日，马斯克在特斯拉财报电话会上披露了 TERAFAB 芯片工厂项目的核心落地细节。该项目确定采用 Intel 14A（1.4nm 级）先进制程工艺，计划在 2027 年至 2029 年间建成自有产能并实现规模化量产。目前，双方正就技术授权及具体合作条款进行沟通。

根据英特尔此前晶圆代工蓝图显示，Intel 10A（1nm 制程）将于 2027 年底投入生产 / 开发（非量产），标志着该公司首个 1nm 节点的到来。

关于 High-NA EUV 的应用情况，英特尔首席财务官（CFO）David Zinsner 在花旗 2025 年全球 TMT 大会上表示 , 下一代的 Intel 14A 制程技术将是英特尔为代工客户从头开始设计第一个尖端制造工艺，因为其将使用 ASML 最新的 0.55NA（数值孔径）的 High-NA EUV 光刻机 Twinscan EXE：5200B。

如此来看，三星是最早开始使用 High-NA EUV 光刻机的公司。

03 2nm → 1.2nm，台积电为何敢弃用 High-NA EUV？

High-NA EUV 是 ASML 推出的 " 下一代光刻设备 "，被行业称成 " 解决 1nm 节点光刻难题 " 的神器。这也意味着越早的使用 High-NA EUV，便越早的将芯片制造的主动权交给 ASML。台积电之所以能明确暂缓导入该设备，显然已经有了足够的应对办法。

第一点，EUV 的 " 二次开发 "。

要知道 EUV 作为先进制程的核心装备，各晶圆厂购入后并非简单使用，台积电、三星、英特尔基于各自的工艺与技术储备，演化出不同的技术路线。

首先，在计算光刻领域，台积电率先联合英伟达将 cuLitho 平台投入生产，利用 GPU 加速将光学邻近效应修正（OPC）速度提升 40 倍以上，显著缩短工艺迭代周期。三星则专注于 OPC 模型的精细化与光刻胶轮廓预测，积累了大量的核心专利。

其次，先进工艺的制造并不只是依赖 EUV 光刻机这一台机器即可，配套的所有设备、材料等都需要进一步升级。

有业内人士指出，EUV 光刻机相较传统的深紫外（DUV）光刻机，光罩及保护膜等都须进一步调整，保护膜一直是半导体制程中防止尘粒污染的关键保护机制。而且，进入 EUV 光刻时代后，过去广泛使用的有机 Pellicle，因无法兼具透光率与稳定性，已不再适用。目前 EUV 制程大多采用 " 无 pellicle" 的光罩，导致必须频繁进行图样检查。 一旦发现缺陷，不仅需修复或重制光罩，生产成本也大增并降低速度。因此，包括 ASML 等半导体业者近年也投入 EUV 光罩保护膜的研发，但由于技术难度高，尚未实现量产。

自 2019 年以来，台积电通过自身的系统级优化及自研 EUV 光罩保护膜材料，EUV 生产晶圆产量累计增加 30 倍，同时电力消耗也减少 24%。台积电甚至计划改造一座 200 毫米工厂来专门生产自研 EUV 光罩保护膜，性能甚至超过了 ASML 原厂供应的 EUV 光罩保护膜。

最后，多重曝光能力是另一分水岭。据悉，所谓的四重自对准曝光方案（SAQP）技术，实际上是以英特尔为首的半导体巨头在十年前引进的，并且在 14 纳米到 7 纳米关键节点推进时普遍采用的临时替代性方案。 但是由于其本身具有的高度复杂性和良率问题，导致英特尔马失前蹄，被率先导入 EUV 光刻机的台积电和三星赶超。

在 7nm 时代，由于 EUV 技术尚不成熟 , 台积电便继续使用成熟的深紫外光刻（DUV）设备，并通过多重曝光技术来实现精细电路。三星选择了截然不同的路径，在 7nm 节点就率先引入了全新的 EUV 设备。其初衷是用更高波长的单一光源，大幅简化制造流程，从而降低复杂度和光罩数量。因此，在多层曝光技术上，台积电的掌握似乎更扎实一些。

第二点，GAAFET 技术，不抢 " 先机 "。

随着 FinFET 架构在 3nm 节点触及物理天花板，漏电失控、性能与功耗失衡成为行业共性痛点，而 GAAFET（环绕栅极）技术，成为延续摩尔定律的唯一路径。但台积电并未像三星、英特尔那样急于抢跑，而是选择 " 稳扎稳打 "，反而实现了后发制人。

三星是最早官宣量产 GAAFET 的厂商，其在 2022 年就已宣布将在 3nm 节点引入该技术，并于 2025 年先于台积电量产了 2nm GAA 器件。看似抢占了技术先机，但冒进的布局也带来了后遗症：三星 3nm GAA 工艺良率问题频发，性能表现也不及预期，导致谷歌、高通等客户因良率和能效问题，将代工订单转交给台积电。

英特尔将 GAAFET 技术命名为 RibbonFET，在其 18A 工艺中得到第一次应用。该制程技术已于 2026 年 1 月应用于首款消费级产品酷睿 Ultra 3 系列（代号 Panther Lake）处理器。2026 年 3 月，英特尔表示将考虑开放 18A 制程对外代工。

台积电的策略则更为务实：在 3nm 制程中继续沿用 FinFET 技术，核心原因是其仍有技术红利可挖——通过工艺优化，既能满足市场对性能和功耗的需求，又能保证良率稳定、成本可控。而 GAAFET 的制造难度呈指数级上升，纳米片堆叠、高 k/ 金属栅极环绕、刻蚀与沉积精度要求远超 FinFET，不仅良率爬坡慢，更会大幅增加生产成本。这种 " 不冒进、不盲从 " 的布局，让台积电在 GAAFET 技术上实现了 " 稳扎稳打 "。

第三点，把光刻的 " 难 "，转移出去。

除了上述两项核心技术，台积电还通过 " 光刻 + 刻蚀 + 沉积 " 的协同微缩，将光刻的难度转移到刻蚀、沉积等环节。

原子层刻蚀（ALE）是一种高度可控的刻蚀技术，通过分步化学反应逐层去除材料，每次仅刻蚀一个或几个原子层。与传统等离子刻蚀相比，ALE 的关键区别在于其自限性（self-limiting）特性，即每一步反应在达到预设条件后自动停止，确保刻蚀深度精确可控。

ALE 工艺通常分为两个步骤：首先通过化学吸附在材料表面形成反应层，随后利用物理或化学手段选择性去除该层。例如，在刻蚀硅时，可先用氯气进行表面钝化，再通过离子轰击去除反应产物。这种分步操作使得 ALE 在 3D 结构（如 FinFET、GAA 晶体管）的加工中表现出色，尤其适合高深宽比结构的精密刻蚀需求。

在台积电 2nm、1.6nm（A16）乃至 1.2nm（A12）等更先进制程的量产攻坚中，原子层刻蚀绝非辅助工艺。区别于传统干法刻蚀的 " 粗放式 " 加工，ALE 以原子级精准控制为核心优势，每次循环仅去除约 0.1 – 1nm 的材料厚度，完美适配台积电 GAA 纳米片晶体管架构的严苛要求。同时，ALE 具备极佳的全域均匀性，可将晶圆表面粗糙度控制在 0.3nm 以内，工艺性能较传统干法刻蚀提升三倍以上。

本质上，台积电的策略并非 " 放弃光刻 "，而是通过协同微缩，将自己的优势领域发挥到极致，弥补了不使用 High-NA EUV 的短板，同时避开了 ASML 的技术垄断与天价成本陷阱。

要知道单台 High-NA EUV 光刻机定价高达 3.5 亿欧元，折合近 4 亿美元，相较现有量产 EUV 机型成本实现翻倍。台积电创始人张忠谋也曾公开评价，新一代 High-NA EUV 设备具备极高的采购与落地成本。

据悉，台积电已将中长期毛利率目标锁定至 56% 以上，相较于过往 50% 的基准目标形成显著抬升。毛利率数个百分点的波动，将直接转化为每年 50 亿至 100 亿美元的利润差额，成本端的刚性上涨会直接冲击其盈利预期。