快科技 5 月 27 日消息，日前，北京大学集成电路学院刊文称，团队在面向 " 韬定律 "3D 逻辑折叠设计 " 真 3D"EDA 方向取得关键进展。

文章称，华为以逻辑折叠（Logic Folding）技术为核心的 " 韬（τ）定律 "，将芯片设计从 2D 平面优化推向标准单元堆叠的 3D 重构。

与传统的 die-to-die 堆叠不同，逻辑折叠并非将粗粒度的模块拆分到多块芯粒进行堆叠，而是在设计阶段就把同一模块内部的逻辑，细化到标准单元级，分布到垂直堆叠的多层晶圆上，通过微米 / 亚微米级 face-to-face 混合键合在垂直方向直接打通关键路径。

传统的 2D 设计流程，乃至现行的 " 赝 3D" （pseudo-3D）设计流程，即综合后每个模块被一次性 " 钉死 " 到某一片 die，再用 2D EDA 工具逐片实现，都已不足以发挥其潜力。

要真正承载逻辑折叠，物理设计实现必须在完整的三维空间中搜索，模块内划分、跨 die 互连与垂直热路径优化应在同一个优化框架下协同求解。这正是 " 真 3D"（true-3D）EDA 工具的核心要义。

真 3D 与赝 3D 的差异可以归结为以下两点。

其一，划分粒度。赝 3D 以整个模块为最小单位被分到某一片 die，模块内部的所有标准单元必然位于同一片 die；真 3D 则支持模块内自由划分，同一模块内的标准单元可以被分布到不同 die，设计空间更大。

其二，优化空间。赝 3D 在每片 die 上各自进行优化，大量复用传统 2D 芯片的 EDA 工具，不允许跨 die 逻辑变换、移动等操作。

真 3D 则将多 die 构建的整体空间作为设计空间，各设计阶段均在完整的三维设计空间中进行搜索和寻优，不限制跨 die 逻辑变换、移动等操作。

围绕逻辑折叠所需的 " 真 3D" 能力，北京大学团队构建了相关物理实现 EDA 工具原型，覆盖布局规划和布局两个阶段，并通过 GPU 加速支持千万级实例规模。

在技术层面，该工具将跨 die 线长、混合键合端子数量与垂直热路径纳入统一的可微优化框架，使标准单元能够在三维空间中协同放置，而不是被预先固定到某一片 die；混合键合端子用量作为优化变量自动决策，可在线长与跨 die 连接开销之间取得平衡。

文章称，逻辑折叠把 " 真 3D" 的 EDA 推到了一个长期被搁置的 " 真问题 " 面前，即物理实现的最小单位不再是 "die"，而是 " 标准单元在三维空间中的位置 "。

北京大学将持续投入这一方向，与产业界共同构建下一代 3D-IC 设计基础设施。

" 赝 3D（pseudo-3D）" 流程 （上图）vs " 真 3D（true-3D）" 流程（下图）：模块级划分 vs 模块内划分