针对 AI 加速器面临的散热与带宽瓶颈，韩国和日本研究团队分别提出了两种新型高带宽内存（HBM）集成方案。这两项名为 V-Die 和 MOSAIC 的研究，均在 2026 年 6 月举行的 IEEE/JSAP VLSI 技术与电路研讨会上展示。其核心理念一致：将 DRAM 芯片侧立放置，而非沿袭传统 HBM 的垂直向上堆叠模式，旨在提升容量与带宽的同时，解决高密度堆栈中的积热问题。

V-Die：移除 TSV，引入微流体冷却

由韩国蔚山科学技术院（UNIST）提出的 V-Die（Vertical-Die）方案，通过将定制 DRAM 芯片直立排列，彻底去除了硅通孔（TSVs）。这一设计释放了原本被 TSV 占用的芯片面积用于存储单元，并为每个芯片提供独立的底部边缘输入 / 输出接口，链路间距仅为 20 微米。据团队介绍，该布局提供的连接数是 HBM4 的四倍，内存读取时间缩短 37%。

散热方面，V-Die 在相邻直立芯片间设置了微流体冷却通道，使冷却剂能直接在热源附近散热。模拟数据显示，这种结构可将堆栈温度维持在 45 ° C 左右，远低于传统密集 HBM 系统常见的 80 ° C 以上。在针对 H100 级硬件运行 GPT-3 规模模型的 16 芯片堆栈模拟中，V-Die 系统的吞吐量达到每秒 540 个令牌，首令牌延迟缩短 32%（约 24 毫秒）；相比之下，同等容量的 HBM4 系统仅为每秒 296 个令牌。

MOSAIC：无接触接口解决对齐难题

东京大学主导的 MOSAIC 项目同样采用 " 横向堆叠 " 思路，但重点攻克了垂直芯片与 GPU 或基板连接的制造难点。由于芯片在组装过程中微小的厚度差异累积可能导致对齐失败，日本团队开发了基于感应耦合的无接触接口技术。数据通过微小感应线圈传输，无需信号焊盘物理对准即可通信，极大提高了封装对组装误差的容忍度。

原型测试显示，MOSAIC 接口单通道速度高达 4 Gbps。研究人员表示，该架构有望使基于 GPU 配置的 DRAM 容量达到 HBM4 级别的两倍，且不显著增加峰值温度。在 ECTC 展出的相关硬件演示中，X 射线 CT 验证显示堆叠对齐精度控制在 6 微米以内，部分配置展现出比传统堆叠高三倍的导热率，内存容量增加多达 30%。

现状与展望

当前，HBM 技术通过垂直堆叠 DRAM 芯片并利用 TSVs 连接，虽解决了 " 内存墙 " 问题，但也带来了散热困难和信号完整性压力。尽管 SK 海力士、三星等巨头正通过嵌入冷却元件或改进热路径来优化传统结构，但 V-Die 和 MOSAIC 试图从根本架构上打破这一局限。

需要注意的是，这两项方案目前均未接近量产或商业替代阶段。V-Die 仍处于原型开发以验证热学和电气行为，MOSAIC 虽已有原理样机，但其在容量、良率、成本和可靠性方面尚未证明能达到商业 DRAM 标准。随着软银、英特尔及 NEO 半导体等公司也在探索类似的新兴内存架构，行业正积极应对因产能向 AI HBM 倾斜导致的供应挤压与价格波动问题。

【星途科讯 图文丨伊贝 首发于 ZAKER 科技，转载请注明出处】