Deviational 昨天 19:18 · 来自雪球

野村发了一篇先进半导体测试的深度研究报告：AI 芯片时代，半导体测试环节的战略地位显著提升，测试时间、复杂度及成本占比大幅增加。

测试时间大幅延长：以英伟达 AI GPU 为例，若将 Hopper 架构的最终测试 ( FT ) 时间设为基准 1，预计 Blackwell 架构将延长至 4 倍 Rubin 架构将达到约 7 倍。系统级测试 ( SLT ) 时间，Blackwell 为 1.5 倍，Rubin 为 2.5 倍。老化测试 ( BIT ) 时间从 Blackwell 到 Rubin 也将翻倍。

测试成本占比攀升：由于测试时间延长及小时费率提高，预计英伟达 Rubin 架构芯片的测试内容成本 ( 含 FT、BIT、SLT ) 将占总成本的 3.3%，而 Blackwell 和 Hopper 分别为 2.5% 和 1.9%。

另一方面，先进封装技术 ( 如 CoWoS、Chiplet 等 ) 不仅推高了测试难度，也迫使测试流程和硬件进行全面升级。

测试流程优化：为确保已知良好裸片 ( KGD ) ，测试环节呈现 " 左移 " 趋势 ( 即更早进行晶圆测试 ) 。同时，为应对 AlI/HPC 极端使用场景及多核一致性要求，增加了额外的测试插入点 ( 如 BIT 和 SLT ) 。

硬件规格升级挑战：AI 芯片带来更大封装尺寸、更高引脚数、更精细间距、更高 TDP ( 热设计功耗 ) 以及高速信号传输需求。

CPO ( 共封装光学 ) 带来全新测试增量市场：CPO 组件的测试流程预计分为 4 个主要插入点：

插入点 1：EIC 与 PIC 各自的晶圆级测试 ( 单面 ) 主要在代工厂进行。

插入点 2：EIC 与 PIC 混合键合后的 EPIC 晶圆级测试 ( 双面，顶部电子探测，底部光学探测 ) ，技术难度极高。

插入点 3：光引擎 ( OE ) 切割后的裸片级及封装插入点，转至 OSAT 厂进行。

插入点 4：模块 / 系统级测试，确保 OE 与 ASIC 的顺畅通信。

CPO 的引入催生了光电协同测试的全新市场需求，要外部高频 / 光学测量仪器与标准 ATE 配合。

半导体测试通胀直接受益的主要是$ 长川科技 ( SZ300604 ) $ + 伟测科技，晶圆级双面测试设备主要是$ 罗博特科 ( SZ300757 ) $ 以及正在研发 O-WAT 测试设备的$ 广立微 ( SZ301095 ) $ 。传统 WAT 测试设备的增量预期其实也比较可观。

存储涨价与否，均不影响目前持续扩产中的各大 FAB 厂以及各大 PCB 厂。AI 的 CAPEX 目前都能看到至少 28 年的需求，其中 AI 芯片的景气度持续提升，半导体景气周期在，测试通胀需求在，上游设备铲子股的斜率会非常恐怖，尤其是 0-1 阶段的 X 射线无损检测设备以及超声检测设备，日联科技、奕瑞科技、骄成超声，同时竞争格局已经稳固的，北方华创、中微公司、拓荆科技，ASMPT，微导纳米，另外，渗透率提升的精智达、深科达、新益昌，以及横跨 PCB 和先进封装的芯碁微装。

追加内容

本文作者可以追加内容哦 !