尽管晶体管尺寸的缩小远未停止，但参加 2026 年超大规模集成电路技术与电路研讨会的与会者被敦促从系统层面进行更广阔的思考。OpenAI 硬件负责人 Richard Ho 在会议开幕式上呼吁转变思维方式。

" 进步并非仅靠晶体管尺寸缩小就能实现；它还需要在电路和技术方面取得突破，例如存储器集成、低功耗互连、电源传输、散热以及先进封装，"Ho 在主题演讲中表示。

所有领域的创新都必须在一个连贯的系统架构内进行协同优化。" 只有通过整体性的系统级创新，并辅以严谨的执行，我们才能实现所需的能效比和总拥有成本比的提升，从而使人工智能的益处惠及更广泛的人群，"Ho 说道。

人工智能硬件系统的三大支柱——计算、内存和互连——不能孤立地看待，而应从系统层面考虑它们的相互作用。这需要对模型和硬件进行协同设计，" 使工作负载特性与架构选择和技术能力相匹配 "。

" 未来十年人工智能硬件的发展将由系统级创新来定义，"Ho 说道。

后纳米时代的 CFET

在周一的短期课程演讲中，IBM 研究院的 Guo 阐述了一份路线图，该路线图将引领行业 " 一路发展到 2040 年，实现晶体管创新 "。

经过 12 年的 FinFET 发展，向环栅 ( GAA 或纳米片 ) 的过渡正在顺利进行，这种过渡在沟道宽度灵活性、短沟道效应以及新的创新机遇方面具有显著优势。在几代 GAA 器件之后，重点将转向堆叠式互补型场效应晶体管 ( CFET ) ，通常称为 CFET，其中两个晶圆键合在一起，并针对晶体取向进行了优化。Guo 表示，这些互补型 FET 将在后 1 纳米时代出现，器件尺寸可达 2 埃。

对于互连线而言，需要使用钴或钌（Co 或 Ru）衬垫，而铜回流焊技术将带来更大的铜晶粒尺寸，从而在 20 纳米间距（10 纳米线宽和 10 纳米间距）下降低电阻。空气间隙也将发挥作用。

" 超过 20 纳米间距后，我们需要新的互连技术创新。堆叠器件的 I/O 也是一大挑战，我们需要 DTCO（设计技术协同优化）方面的创新，"Guo 说道。

他表示，一些 1.4 纳米工艺的设计需要高数值孔径（High NA）光刻技术，而 "1 纳米工艺的设计则绝对需要 "，其优势包括改善线边缘粗糙度（LER：line edge roughness）和降低变异性。

ime 的项目总监 Dwaipayan Biswas 从宏观角度分析了人工智能的发展前景。他引用谷歌的一项研究指出，人工智能的应用领域将十分广泛，每个领域都需要 " 专门的技术解决方案 "。

未来五到十年，为了满足这些多元化的市场需求，异构 3D 集成电路将不断涌现，芯片到晶圆和晶圆到晶圆的混合键合技术也将得到更广泛的应用。这种精细间距的 3D 堆叠技术目前已在进行中，它带来了新的机遇。" 我们可以利用它来实现架构的灵活性，"Biswas 说道。

尽管 FinFET 技术统治了十几年，但 Biswas 预测，纳米片技术只能持续两到三代，之后堆叠式 CFET（同样采用 GAA 沟道）将会取而代之。到 2031 年，背面供电将至关重要。单元高度和互连尺寸都需要缩小。新兴的 CXL 服务器架构可能有利于连接到铁电存储器。

光互连 COUPE 时代开启

台积电光芯片技术探索副总监 Chih Hang Tung 表示，随着光互连技术的重要性日益凸显，" 芯片封装正在迈入洁净室 "。继索尼率先采用晶圆间混合键合技术后，台积电越来越多的客户开始采用晶圆间混合键合技术。

"HBM 芯片的高度为 720 或 740 毫米，我们需要将其做得更薄。铜对铜键合技术可以大幅降低芯片高度。" 他说道。

台积电的光互连产品 COUPE 的采用率也在加速提升。"COUPE 时代已经到来。" 他宣布道。

台积电研发副总裁 L.C. Lu 在全体会议上发表讲话，重点介绍了台积电在封装领域的投入。卢先生表示，CoWos（芯片封装在晶圆衬底上）技术将在 2024 年至 2029 年间将衬底上的光罩尺寸扩大 14 倍，每个衬底上的晶体管数量将增加 48 倍，速度和功耗也将相应提升。

对于高带宽存储器，台积电预计 HBM3 和 HBM5 两代产品之间的带宽将提升 34 倍。" 我们将继续看到芯片间带宽的大幅提升，"Lu 说道。

DRAM 市场供不应求

SK 海力士的 Hoshik Kim 表示，虽然存储器制造商经历过 " 涨跌周期，也曾经历过亏损 "，但这次的情况有所不同。" 在可预见的未来，我们将面临产能不足的问题。" 数据中心消耗了大部分 DRAM 产能，高达全球总产量的 70%。这导致消费市场供不应求。" 这不是泡沫。即使五年后，我们仍然可能供不应求。这是一种罕见的市场反转，" 他说道。

美光科技 DRAM 技术集团副总裁 Nirmal Ramaswamy 表示：" 内存产品未来将迎来重大变革，包括颠覆性的工艺和设计创新、下一代封装技术、采用先进芯片间 PHY 实现的 GPU 卸载以及定制（HBM）特性。"

Ramaswamy 指出，晶圆键合是 DRAM 微缩的基础技术，并强调了实现 50nm 以下晶圆对晶圆套刻精度的目标。

人工智能是炒作还是现实？

在超大规模集成电路（VLSI）研讨会上，人工智能是否已经形成泡沫，究竟是炒作还是现实，这个问题被反复提及。美光科技的 Ramaswamy 列举了一系列将被人工智能代理变革的行业，正如过去几年编程行业所经历的那样。他列举的行业包括医疗保健、交通运输、制造业、金融、农业和教育。" 我们所知的每个行业都将迎来变革，" 他总结道。

随着智能体人工智能的普及，代理将调用其他工具来完成任务。而边缘人工智能的基础设施将与千兆瓦级数据中心争夺资源。

基准测试公司 MLCommons 的创始人兼首席执行官、分析师 David Kanter 指出，人工智能正开始盈利。"Anthropic 的现金流为正，" 他在研讨会晚间的小组讨论中说道。他还指出，随着计算需求的增强，主要的云服务提供商正在全面提价。 " 人工智能的出现从根本上改变了软件工程。随着人工智能技术的进步，许多其他领域也将释放人工智能的潜力，" 坎特说道。

摩尔定律尚未消亡

如果严格按照每隔几年晶体管密度翻一番来定义，摩尔定律或许已经过了鼎盛时期。但从 VLSI 研讨会上英特尔、三星和台积电等厂商展示的新代工技术来看，摩尔定律在功耗、性能和面积（PPA）指标方面仍在不断改进。

三星的 Donghoon Hwang 展示了一种面向未来的 CFET 架构，该架构采用多纳米带沟道，适用于 N 型和 P 型晶体管。其关键进展包括：在顶部和底部晶体管之间采用中间介质隔离（MDI），以及采用贯穿接触、贯穿顶部、共源漏极（cSD）设计。

英特尔晶圆代工的 Anupama Bowander 介绍了英特尔晶圆代工 18A-P 产品的几项改进，包括直接背面触点、升级的背面供电架构等。与 18A 产品相比，18A-P 功耗降低了 18%，散热性能得到提升，并且优化了键合层。

18 A-P 的 Power Boost 技术采用双触点架构，包括正面和背面触点。她表示，底层金属层采用极紫外 ( EUV ) 光刻技术，使掩模成本降低了 42%。英特尔的 Nova Lake 系列处理器将率先采用 18 A-P 技术。

在随后一篇文章中，台积电的 Geoff Yeap 介绍了该代工厂的 A16 工艺，该工艺将于今年晚些时候投入量产。与目前已全面量产的 N2 工艺（Yeap 在 2024 年 IEDM 会议上介绍过）相比，A16 采用了 " 超级电源轨 " 背面供电方案，使用直接触点，且面积没有增加。

Yeap 表示，与 N2 相比，A16 的改进包括：晶体管密度提升 10%，IR 压降更低，速度提升 8% 至 10%，以及 SRAM 模块密度提升 2%。

"A16 芯片有望在年底前投产，"Yeap 说道。

英特尔副总裁 Chris Auth 强调了关注热效应的重要性。

" 我们的 EDA 工具需要具备热感知能力，" 奥斯说道。随着行业采用混合键合技术，封装变得越来越重要，导热材料的需求也日益增长。

" 我是一名晶体管专家，但我认为我们在混合键合领域还只是略知皮毛，" 他说道。

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