快科技 9 月 4 日消息，今日，华为半导体业务部总裁何庭波有关 " 韬定律 " 的论文再次迎来更新。

此次论文重点回应了 LogicFolding（逻辑折叠）备受关注的功耗与发热问题，并首次披露麒麟 2026 更多实测数据。

论文指出，传统观点认为，将更多有源晶体管进行垂直堆叠，会进一步提升单位面积功率密度和发热，但麒麟 2026 的实测结果恰恰相反。

麒麟 2026 在晶体管密度提升 55% 的同时，在等性能条件下，NPU 功耗降低 66%、GPU 降低 58%、CPU 性能核降低 41%。

具体来看，麒麟 2026 是首款采用 LogicFolding 的移动 SoC，其晶体管密度由上一代约 1.55 亿颗 /mm ² 提升至 2.38 亿颗 /mm ²，单代提升 55%。

论文称，这一提升幅度，相当于此前依靠传统几何微缩连续三年取得的晶体管密度增幅。

与此同时，LogicFolding 在功耗上的收益更加明显。

在与麒麟 9030 Pro 保持相同性能的情况下，麒麟 2026 NPU 维持 29 TOPS 算力时，运行频率可降低 63%，电压由 0.85V 降至 0.55V，最终功耗下降 66%，功率密度下降 73%。

GPU 在同为 61 FPS 的条件下，工作电压比麒麟 9030 Pro 低 200mV，功耗下降 58%。

CPU 性能核则在 HNX 测试中，以低 9% 的频率和低 200mV 的电压达到与前代相同性能，功耗降低 41%。

如果转而追求极限性能，LogicFolding 同样能够释放更高的性能上限。

论文测试显示，在 Turbo 模式下，麒麟 2026 NPU 最高达到 70 TOPS，相比前代提升 141%；GPU 帧率最高提升 42%；CPU 在 HNX 测试中的性能最高提升 18%。

那么，为什么晶体管密度大幅提升，功耗反而还能下降？

何庭波在论文中给出的核心解释是，现代芯片的大量能耗并非来自晶体管本身的计算，而是来自数据和信号在芯片内部的移动。

LogicFolding 将原本在平面上延伸的长距离走线，折叠为上下层之间的短距离垂直连接，从而显著缩短信号传输路径，降低互连电容和能耗。

实测显示，折叠后的典型核心布线长度可减少 20%，部分关键路径最高缩短 70%；其中一个处理模块的时钟布线缩短 28%，时钟缓冲器数量则从 43600 个降至 19000 个。

工艺方面，麒麟 2026 采用 1.5 μ m 混合键合间距，拥有约 5000 万个垂直互连，其中 10%-15% 用于信号传输。

论文进一步透露，麒麟 2027 实测硅片已经将混合键合间距缩小至 1 μ m，垂直互连数量超过 1 亿个；未来三年还计划进一步缩小至 720nm，并实现超过 2 亿个垂直互连。

不过，论文也强调，LogicFolding 并不意味着堆叠芯片天然就更加省电。

麒麟 2026 之所以能够实现大幅功耗下降，是因为华为选择将 LogicFolding 带来的性能和时延余量用于降低电压和功耗；如果转而全力追求性能，其功率密度同样可能超过上一代。

目前，麒麟 2026 对 LogicFolding 的应用也相对保守，主要针对收益明显的关键路径进行选择性折叠，同时配合热感知布局，避免高发热模块在不同层直接叠加。

论文还透露，麒麟 2026 CPU 性能核频率已经达到 3.1GHz，未来 3-5 年 LogicFolding 仍有较大提升空间，并有望推动麒麟 CPU 核心频率迈向 5GHz 甚至更高。

相比此前对 " 韬定律 " 原理和路线的阐述，这次更新最大的看点，是麒麟 2026 真正拿出了 NPU、GPU、CPU 三大核心模块的实测数据。

尤其是晶体管密度提升 55% 的同时，GPU 等性能功耗下降 58%、NPU 下降 66%，直接回应了 3D 逻辑折叠最受关注的功耗与散热问题。