对英特尔 Panther Lake 处理器的物理拆解显示，其采用的 18A 制程工艺具备竞争力，但并未实现超越台积电的 " 魔法式 " 飞跃。

针对 Core Ultra 7 365 处理器的详细检查揭示了晶体管、布线、封装及独立芯片模块的真实面貌。作为英特尔首款商用 RibbonFET（环绕栅极）晶体管和 PowerVia 背面供电技术的处理器，Panther Lake 承载着恢复英特尔制造信誉的重任。拆解证实了工程设计的落地，但其竞争态势并未如市场部门预期的那样具有戏剧性。

工艺密度：看齐台积电 N3E，未夺桂冠

拆解发现，英特尔 18A 计算逻辑的逻辑密度大致与台积电 N3E GPU 逻辑相当。然而，18A 并未在密度上超越台积电 N3P、N2 或三星 SF2。这意味着英特尔重新掌握了一种严肃的现代工艺，但不再具备其在 10nm 危机前所拥有的明确制造领先优势。

在晶体管结构上，英特尔 RibbonFET 采用四个堆叠的水平硅纳米片取代 FinFET 结构，以提供更好的静电控制。相比之下，三星类似的 SF2 MBCFET 结构使用三个纳米片。不过，纳米片数量并非决定性能的唯一因素，宽度、厚度、材料及电气特性同样关键。

架构变革：PowerVia 背面供电缓解拥堵

PowerVia 技术带来了更显著的架构变化。传统芯片中，电源和信号通过晶体管上方的金属层路由，导致在拥挤空间中相互竞争。英特尔将主要电源分配网络移至晶圆背面，通过背面金属层和纳米级硅通孔（Nano-TSV）连接局部晶体管接触点，而大部分信号布线仍保留在前端。

Panther Lake 的实现方案包含前端 M0 至 M14 金属层，以及背面 BM0 至 BM5 共六层金属层。这种设计将电源移离前端，减少了布线拥塞，允许使用更短、更宽的电源连接，从而改善电压传输效率并为信号布线留出更多空间，尽管这也使制造过程更为复杂。

英特尔此前表示，18A 相比 Intel 3 可提供高达 15% 的每瓦性能提升和 30% 的芯片密度增加。该公司已于 2025 年投入 18A 生产，并正在开发增强版 18A-P 工艺。

全球供应链：多工艺混搭与封装整合

尽管英特尔强调美国制造，但 Panther Lake 展现了高度的全球化供应链特征。两款 Panther Lake 计算模块变体均采用英特尔 18A 工艺；较小的四核 Xe3 GT1 图形模块采用 Intel 3 工艺，而较大的 12 核 GT2 图形模块则由台积电 N3E 代工；I/O 模块使用台积电 N6 工艺。英特尔利用 Foveros-S 封装技术将这些模块整合在被动基板上。

核心效益：缓存密度显著提升

拆解还揭示了新工艺在核心层面的益处。Panther Lake 的 Cougar Cove P 核在面积与 Lunar Lake 和 Arrow Lake 中 Lion Cove 核心相当的情况下，集成了多出 20% 的 L2 缓存。其 Darkmont 低功耗 E 核集群比 Lunar Lake 中的 Skymont 等效集群小 5%，缩减主要源于更密集的 L2 缓存区域。

此次物理检查证明，英特尔制造路线图已回到生产具有竞争力硅片的轨道上。但这并不等同于重获绝对工艺优势。成本、良率、时钟频率、功耗以及大规模经济制造 18A 的能力，将是决定未来竞争格局的关键因素。

【星途科讯 图文丨 LCC 首发于 ZAKER 科技，转载请注明出处】