近日，台积电（TSMC）举办了 2024 年北美技术论坛，揭示了其最新的制程技术、先进封装技术、以及三维立体电路（3D IC）技术，凭借这些先进的半导体技术来驱动下一代人工智能（AI）的创新。

其中台积电首次公布 A16 制程工艺，将结合纳米片晶体管和背面供电解决方案，大幅度提升逻辑密度和能效。此外，台积电还推出了系统级晶圆（TSMC-SoW）技术，带来了革命性的晶圆级效能优势，满足了超大规模数据中心未来对人工智能应用的要求。这次台积电公布的新技术包括：

A16 制程工艺 - A16 将结合其超级电轨（Super Power Rail）架构和纳米片晶体管，预计 2026 年量产。超级电轨架构也就是背面供电技术，以便在正面释放出更多的布局空间，提升逻辑密度和效能，适用于具有复杂讯号及密集供电网络的高性能计算（HPC）产品。相比于 N2P 工艺，A16 在相同工作电压下速度快了 8-10%，或者在相同速度下，功耗降低了 15-20%，同时密度提升了 1.1 倍。

NanoFlex 技术 - 即将推出的 N2 工艺将搭配 NanoFlex 技术，为芯片设计人员提供了灵活的标准元件。这是芯片设计的基本构建模组，高度较低的元件能够节省面积并拥有更高的功耗效率，而高度较高的元件则将效能最大化。客户能够在相同的设计区块中优化高低元件组合，调整设计进而在应用的功耗、效能及面积之间取得最佳平衡。

N4C 制程工艺 - N4C 延续了 N4P 技术，晶体管成本降低 8.5% 且降低了门槛，预计 2025 年量产。由于与 N4P 相兼容，客户可以轻松转到 N4C，晶体管尺寸缩小并提高了良品率，为强调价值为主的产品提供了具有成本效益的选择。

系统级晶圆（TSMC-SoW） - 台积电的 CoWoS 先进封装是人工智能革命的关键推动技术，让客户能够在单一中介层上并排放置更多的处理器核心及高频宽记忆体（HBM）。台积电提供的系统整合芯片（SoIC）已经成为 3D 芯片堆叠的领先解决方案，越来越多的客户更趋向采用 CoWoS 搭配 SoIC 及其他元件的做法，以实现最终的系统级封装（System in Package, SiP）整合。

硅光子整合 - 台积公司正在开发紧凑型通用光子引擎（COUPE）技术，其中使用了 SoIC-X 芯片堆叠技术将电子裸片堆叠在光子裸片之上，相较于传统的堆叠方式，能够为两者之间的介面提供最低的电阻及更高的能源效率。台积电预计 2025 年完成小型插拔式连接器的 COUPE 验证，2026 年整合 CoWoS 先进封装成为共同封装光学元件（Co-Packaged Optics, CPO），将光连结直接导入封装中。

车用先进封装 - 继 2023 年推出支持车用客户的 N3AE 制程后，台积电凭借整合先进芯片与封装来持续满足车用客户对更高计算能力的需求，同时还要符合车规安全与品质要求。台积电正在开发 InFO-oS 及 CoWoS-R 解决方案，以支持援先进驾驶辅助系统（ADAS）、车辆控制及中控电脑等应用，预计 2025 年第四季完成 AEC-Q100 第二级验证。

台积电表示，将为客户提供最完备的技术，从最先进的制造工艺到最广泛的先进封装组合等，以实现对人工智能的愿景。