快科技 5 月 6 日消息，代号 Arrow Lake 的酷睿 Ultra 200S 系列已经发布多时，我们终于看到了其内核布局的细节，包括不同模块的安排、具体的制造工艺和面积。

Arrow Lake 采用了 chiplet 芯粒设计，分为四个不同模块，都是台积电制造，是首个几乎完全采用外部代工的产品。

Compute Tile 计算模块：台积电 N3B 3nm 工艺，面积 117.241 平方毫米。

GPU Tile 核显模块：台积电 N5P 5nm 工艺，面积 23 平方毫米。

SoC Tile 系统单元模块：台积电 N6 6nm 工艺，面积 86.648 平方毫米。

IO Tile 输入输出模块：台积电 N6 6nm 工艺，面积 24.475 平方毫米。

另外，角落里还有两个填充模块，用于补充与支撑整体结构，便于封装，面积分别为 2.5 平方毫米、17.47 平方毫米。

所有模块之下是基板 ( 中介层 ) ，Intel 16 工艺制造，也就是在原有 22FFL 22nm 基础上升级而来的 ( P1227.1B ) ，面积 302.994 平方毫米。

这是计算模块的具体布局，可以看到八个 P 核、16 个 E 核，其中后者分为四个集群，与 P 核交错分布，都挂在中央的 Ring Agent 环形总线上。

二级缓存每个 P 核有 3MB，每组四个 E 核共享 4MB，并分为 1.5MB、1.5MB、1MB 三个部分，整体合计 40MB。

三级缓存则是每个 P 核、每组 E 核有 3MB，合计 36MB。

核显模块相比于 Meteor Lake 上的几乎没变，还是四个 Alchemist 架构的 Xe-LPG 核心，每个核心内部有八组 Dual-XVE 计算引擎，还分布着不同规模的一二级缓存。

SoC 模块比较复杂，包括第三代 NPU 引擎、DDR5 内存控制器、媒体引擎、显示引擎、USB 控制器、PCIe 5.0 x4/x12 物理层。

IO 模块就比较简单了，服务于雷电 4 和更多的 PCIe，包括两组 PCIe 5.0 x4 物理层以及缓冲，PCIe 4.0 x8 物理层，雷电 4 物理层、缓冲、显示物理层。