快科技 1 月 14 日消息，在今年的 CES 2026 大展上，AMD 展示了全球首款采用台积电 2nm 的新一代 Zen6 EPYC Venice 处理器，近日网上流出新爆料，揭露了更多官方尚未公开的架构细节。

AMD 在 Venice 上将核心数推向了新的高度，其中 Zen 6C 架构的版本最高可达 256 核，这一设计通过更高密度的 CCD 和全新的双 IO Die 架构实现。

爆料信息显示，EPYC Venice 的核心提升主要得益于新一代 Zen 6C CCD，每颗 Zen 6C CCD 可容纳 32 颗核心，较前一代 Zen 5C 的 16 核设计直接翻倍，使 AMD 能在仅使用 8 颗 CCD 的情况下，达到更高的 256 核心配置。

此外，缓存配置也得到了升级，每颗 Zen 6C CCD 内置 128MB L3 缓存，使得整颗处理器的 L3 缓存总容量高达 1GB。

在制程策略上，EPYC Venice 的 CCD 采用台积电 2 纳米（N2P）制程，以追求极致性能；而负责 I/O 的 IO Die 则维持 6 纳米制程。

值得注意的是，EPYC Venice 改用了双 IO Die 架构，两颗 IO Die 的总面积达 750mm ²，远超前代的单一 IO Die 设计。

这意味着内存通道、PCIe 与 CXL 扩展能力将大幅提升，更有利于支持 AI 服务器中 GPU 与高速网络设备的密集部署。