快科技 1 月 16 日消息，在堆叠 L3 缓存的 3D V-Cache 技术助其统治游戏 CPU 市场后，AMD 并未止步。

近日，AMD 公布了一篇名为《均衡延迟堆叠缓存》（Balanced Latency Stacked Cache）的研究论文（专利号 US20260003794A1），揭示了其在缓存架构上的下一个计划：堆叠 L2 缓存。

目前的 3D V-Cache 主要是通过在核心上方或下方堆叠额外的 L3 缓存来提升性能，而新专利显示，AMD 正在探索将堆叠技术引入距离 CPU 核心更近、响应更快的 L2 缓存。

示例图显示，AMD 设想了一种多层堆叠结构，基础层连接计算核心与缓存模块，上方可继续叠加多层缓存 Die，例如通过四组 512KB 区域组成的 2MB L2 模块，甚至可以进一步扩展至 4MB。

堆叠方法利用了与 3D V-Cache 相同的原理，通过硅通孔（TSV）将 L2/L3 堆叠连接到基础芯片和计算复合体，配置在堆叠缓存系统的中心垂直方向，CCC 控制数据输入和输出。

在论文中，AMD 使用平面 1 MB 和 2 MB L2 缓存配置作为示例指出，平面配置的 1 MB L2 缓存的典型延迟为 14 个周期，而堆叠的 1 MB L2 缓存的延迟为 12 个周期。

这表明堆叠 L2 缓存不仅可以提供更高的容量，还可以实现与典型平面方法相似或更好的周期延迟，此外 AMD 还提到，这种架构具有明显的节省功耗优势。