只要是熟悉 PCDIY 的游戏玩家们，都深知 AMD 在 3D V-Cache 技术上的成功。通过该技术搭载超大容量 L3 缓存的 Ryzen X3D 系列处理器，更是让游戏帧数开启了 " 火箭式 " 飙升模式。

但 AMD 显然不会在目前的进度上止步不前，就在刚才，AMD 新公布了一篇名为 "Balanced Latency Stacked Cache" 的专利研究论文，主题为探索在将来的处理器上实现堆叠 L2 缓存的技术路线，并以此作为 AMD 下一步的研究项目。

AMD 在该论文中给出了堆叠式 L2 缓存的设计架构图例。从一块基底芯片，分别与一块计算芯片和缓存芯片相连，然后在其上方再额外叠加一层计算芯片与缓存芯片。

图中的单个缓存模块由四个独立的 512K 区域组成，并且还设有一个 CCC 控制电路，由此构成总共为 2MB 的 L2 缓存。该 L2 缓存单元可以根据实际设计需要进行堆叠扩展，在示例图中展示了可扩大至双层 4MB 的容量。

论文中提到的堆叠方案在原理上基本延续了之前用于 L3 缓存的 3D V-Cache 技术。即通过硅通孔垂直排布在每套堆叠缓存系统的中央，将 L2、L3 缓存堆叠层与基底芯片、计算模块连接在一起。而整个系统则是由多个双层堆叠系统构成，其中 CCC 控制电路对于负责管控数据的输入输出走线起到关键作用。

同时 AMD 还将传统的平面布局 1MB L2 缓存进行了对比，文中指出平面布局的 1MB L2 缓存典型延迟为 14 个时钟周期，而采用堆叠技术的 1MB L2 缓存延迟只需要 12 个时钟周期。从而表明，堆叠式 L2 缓存不仅可以扩充其容量，而且还可以带来更好的延迟表现，并且对于功耗和热管理都有更好的改善。

从 AMD 发布的这项新研究，我们有理由相信，AMD 将在 3D V-Cache 技术中持续深耕，并且未来将会把这项堆叠 L2 缓存技术整合到旗下的各类消费级 Ryzen 和企业级 EPYC 处理器中，以此拉升性能上限，只是要等待这项技术的真正落地还尚需时日。不过一家欢喜一家愁，作为老对手的 Intel 如果不再拿出点新本事，日子可能就更加不太好过咯。