三星电子在 AI 内存技术路线上接连取得阶段性成果。继率先实现第六代高带宽内存 HBM4 量产后，三星在第七代 HBM4E 及下一代 DRAM 工艺开发上均传出积极进展，为其在下一轮 AI 内存竞争中巩固技术领先地位奠定基础。

据半导体业界消息，三星电子首席技术官兼半导体研究所所长 Song Jai Hyuk 于 6 月 30 日在 DS（器件解决方案）部门内部经营说明会上表示，HBM4E 的可靠性测试良率已提升至 70% 以上。业界通常将 80% 以上视为工艺稳定的 " 成熟良率 " 门槛，而 HBM4E 目前仍处于可靠性测试阶段，70% 以上的水平被认为标志着开发进程正式进入稳定区间。

与此同时，Song Jai Hyuk 在同一场合透露，下一代 10 纳米级第七代 DRAM 工艺（D1d）在技术竞争力上已取得对竞争对手的优势，并计划于今年 11 月完成生产准备认证（PRA）。上述两项进展相互叠加，令市场对三星在下一代 AI 内存赛道的竞争前景持更为乐观的预期。

HBM4E 开发提速，样品评估顺利推进

三星今年 2 月率先实现 HBM4 量产出货，5 月 29 日进一步公开了 HBM4E 12 层产品的详细技术规格，并向主要客户发送样品。

HBM4 将搭载于英伟达下半年推出的 AI 加速器 "Vera Rubin"，而 HBM4E 作为其后继产品，则计划装配于英伟达明年发布的下一代 AI 加速器 "Vera Rubin Ultra" 等产品。业界人士表示，随着主要客户的样品评估稳步推进，HBM4E 的量产开发工作同步顺利进行。

在此背景下，可靠性测试良率升至 70% 以上具有重要意义。这一数字虽尚未达到业界公认的成熟良率标准，但考虑到产品当前所处的开发阶段，外界普遍将其解读为 HBM4E 正朝量产条件加速收敛的积极信号。

D1d 工艺推进，目标 11 月通过量产认证

下一代 DRAM 工艺开发方面，Song Jai Hyuk 表示 D1d 工艺的技术竞争力已领先于竞争对手，并以今年 11 月取得生产准备认证（PRA）为开发目标。

PRA 是产品出货前最后一道内部质量评估程序，对良率、性能及生产效率进行综合验证，以判断是否具备量产条件，通过后即可正式切换至量产体制。

D1d 工艺的战略意义不止于 DRAM 本身。三星计划将该工艺从第八代 HBM5 起全面引入，业界认为，若 D1d 开发按计划推进，将对下一代 DRAM 及 HBM5 后续产品的整体竞争力产生连锁正向效应。

研发人员薪酬分配矛盾浮现

在技术进展公布的同时，三星 DS 部门内部也出现了另一层面的声音。据悉，本次说明会后，研发组织内部针对研发人员角色认定与薪酬结构的不满情绪有所升温，部分成员呼吁公司更积极地认可研发组织的贡献。

三星劳资双方此前已就 DS 部门达成协议，以营业利润的 10.5% 为资金来源，设立 " 特别经营绩效奖金 " 制度。然而在 DS 部门内部，存储业务与包括研究所在内的公共部门、以及非存储业务（系统 LSI 及晶圆代工）之间的绩效奖金差距较大，要求改善薪酬结构的呼声正在持续扩大。