【CNMO 科技消息】三星电子正加速推进面向 AI 数据中心市场的大面积半导体先进封装技术——面板级封装（PLP）的商用化进程。据三星电子半导体封装业务高级工程师 Lee Hee-seok 在 "ASPS 2026 半导体封装趋势论坛 " 上透露，公司将依托在移动设备领域积累的大尺寸面板量产经验，将 PLP 技术从智能手机、智能手表等移动设备扩展至 AI 用超大型封装领域。

三星面板级封装（PLP）结构

PLP 技术：方形面板替代圆形晶圆，生产效率提升 5 倍以上

FO-PLP（扇出型面板级封装）是在方形面板上进行芯片封装的技术。与传统圆形晶圆上的 FO-WLP（扇出型晶圆级封装）相比，PLP 的最大优势在于生产效率的显著提升——圆形晶圆在切割芯片时边缘部分会被浪费，而方形面板在结构上几乎不存在边缘浪费。据业界统计，以 12 英寸（300mm）晶圆为基准，PLP 方式通常可产出5 倍以上的芯片。

三星电子此前已将该技术应用于Google Pixel 手机的部分移动应用处理器（AP）封装，以及Galaxy Watch的 Exynos W1000 可穿戴 AP。这些产品均基于415 × 510mm的大尺寸面板生产。

面板尺寸之争：三星 415 × 510mm vs 台积电 310 × 310mm

在 PLP 面板尺寸的选择上，三星与台积电走出了截然不同的路线。台积电正在推进的 FO-PLP 面板尺寸为310 × 310mm，计划 2027 年试产，2028 年下半年实现商用化。而三星电子将继续沿用其已在移动设备量产中验证的415 × 510mm面板。

从面积对比来看，台积电的 310 × 310mm 面板面积约为96,100mm ²，而三星的 415 × 510mm 面板面积约为211,650mm ²，三星的面板面积是台积电的 2.2 倍。

理论上，面板越大，单次可封装更多芯片，生产效率更高。但大尺寸面板也面临翘曲（warpage）、厚度均匀性、面板整体位置对准等良率控制难题。尤其是在 AI 服务器用半导体封装中，封装本身尺寸更大，需要集成多个逻辑芯片和高带宽存储器（HBM），技术难度远超智能手机用 PLP。

三星电子的策略是，依托在 415 × 510mm 大尺寸面板上积累的工艺经验和基础设施，将大面积封装技术从移动设备延伸至 AI 服务器市场。Lee Hee-seok 在论坛上表示：" 三星电子将继续沿用该尺寸，台积电预计 2028 年左右量产，我们预计也在相近的时间点。"

玻璃基板：2029-2030 年有望商用

针对 AI 半导体快速大型化的趋势，三星电子也在持续推进玻璃基板等下一代封装技术的研发。玻璃相比传统有机材料在尺寸稳定性上更具优势，热膨胀系数可调节至接近硅的水平，有助于控制大型封装的翘曲现象。

Lee Hee-seok 对玻璃基板的商用化时间表给出预测：" 个人认为最快可能在 2029 年出现，但2030 年左右可能更为现实。随着封装尺寸不断增大，尺寸管理越来越困难，玻璃基板有望成为克服这些挑战的有效方案。"

混合键合：将连接间距压缩至 10 μ m 以下

在封装大型化的同时，三星也在推进垂直方向的高密度集成技术开发，其中混合键合（Hybrid Copper Bonding, HCB） 是代表性技术。

HBM 由多个 DRAM die 垂直堆叠，通过硅通孔（TSV）和微凸块实现层间连接。堆叠层数越多，整体封装高度越大，散热问题日益突出。混合键合技术跳过微凸块，通过铜 pad 直接对接实现芯片间连接。Lee Hee-seok 表示，微凸块方案的连接间距约为 20~25 μ m，而混合键合可将间距压缩至 10 μ m 以下，在相同堆叠层数下降低整体厚度，改善热特性并提升电气性能。

逻辑 " 上移 "：重构 HBM 堆叠结构改善散热

三星还在探索通过混合键合改变 HBM 堆叠结构的可能性——将逻辑芯片从底部移至 HBM 堆叠的最顶部。传统 HBM 结构为逻辑芯片在最底部，DRAM die 依次向上堆叠；若将逻辑芯片上移，在微凸块方案下会因供电和信号连接需额外 TSV 而引入新的瓶颈。但在混合键合下，由于堆叠厚度已大幅缩减，逻辑上移后可缩短供电路径，同时优化散热路径。

Lee Hee-seok 指出：" 混合键合不仅能把连接间距从 20~25 μ m 缩减到 10 μ m 以下，还会为 HBM 封装的结构创新提供更多可能性，包括逻辑芯片顶部布局方案。"