混合键合 B1b 正式纳入官方路线。

近日，有消息称，三星电子已经修改下一代 DRAM 开发路线图，原先作为内部研究项目推进的 B1b 混合键合技术正式纳入官方路线，承接首个亚 10 纳米 DRAM 节点 D0a 的代号。原本定位 D0a 主力的垂直晶体管 VCT 方案降级为派生版本，更名为 D0a ‑ V。这一技术转向，折射出 DRAM 传统平面微缩逼近物理极限，行业开始加速拥抱三维异构集成，同时也将深度影响下一代 HBM 高带宽内存的竞争格局。

B1b 的核心是晶圆对晶圆 W2W 混合键合技术，将 DRAM 存储单元与外围驱动电路分开制造于两片晶圆，再通过铜‑铜直接键合完成贴合，形成存储单元在上、外围电路在下的堆叠结构。区别于传统全部器件集成在同一片晶圆的模式，分离式架构既有利于存储单元高密度排布，也允许单元阵列、外围逻辑各自匹配最优制程。公开信息显示，B1b 此前长期处于研发阶段，并未写入三星对外公开的技术路线，此次转正代表三星加速推动该方案走向商用。按照业内评估，B1b 距离实际量产最快仍需要两年时间，量产相关设备投资计划预计将在明年年中敲定。

三星做出路线倾斜，源于 VCT 垂直晶体管方案落地难度远超预期。VCT 理论上可将 DRAM 单元面积由 6F² 缩小至 4F²，单元密度提升 30% ‑ 50%，但工艺实现障碍重重。该方案需要极高深宽比刻蚀制备垂直沟道，还要把沟道材料更换为 IGZO，字线材料备选钼也面临腐蚀与工艺管控难题，多项关键工艺仍处在评估阶段。与之对比，混合键合已经在 CMOS 图像传感器、400 层以上 3D NAND 中实现大规模量产验证，三星此前 10a 节点 VCT 测试芯片，同样借助 W2W 混合键合完成单元与外围晶圆集成，具备成熟良率基础。业内人士表示，从设计实现角度，B1b 商用门槛低于 VCT，三星内部正在加快 B1b 导入节奏。

需要明确的是，路线优先级调整不等于放弃 VCT 技术。TechInsights 分析认为，混合键合与 VCT 并非互相排斥，二者同属于 DRAM 由平面微缩走向三维重构的技术方向，未来竞争焦点落脚于良率、可靠性与三维集成能力。三星采取务实并行策略，先用混合键合抢占亚 10 纳米量产窗口，VCT、3D DRAM 则作为后续迭代储备。三星此前披露规划，4F² 架构 VCT 目标 2028 年量产，计划覆盖 10a、10b、10c 三代节点，自 10d 节点再转向 3D DRAM。

本次 DRAM 路线变动，和三星 HBM 产品战略深度绑定。报道称，三星正在评估把 B1b 技术导入第八代高带宽内存 HBM5，该产品预计 2029 年前后量产，目标运行速率较 HBM4E 提升 50% 以上。产业时间线上，三星正在平泽园区建设混合键合量产产线，规划部署约 50 台 D2W 混合键合设备，设备交付安装从 2026 年底启动，大规模量产落在 2029 ‑ 2030 年，刚好匹配英伟达下一代 AI 芯片 Feynman 采用 HBM5 或者定制 HBM 的时间窗口。

混合铜键合能够破解 HBM 堆叠的厚度与散热痛点。三星 7 月公开研究数据表明，混合键合方案可以把 HBM 堆叠高度降低超 15%，芯片热点结温优于传统热压键合 TCB，散热路径得到优化。三星规划，16 层 HBM4E 阶段将并行混用混合键合与传统 TCB 工艺，到 HBM5 时代全面切换混合键合架构。

当前 HBM 市场由 SK 海力士凭借 MR ‑ MUF 工艺占据优势，混合键合被视作改写行业格局的关键变量，率先实现技术落地的厂商，有望收获学习曲线带来的竞争优势。对比竞品路线，SK 海力士计划推迟至 10b 节点才导入 4F² 与 VCT 架构，并且因为缺少自有逻辑产线，外围电路晶圆或将依赖外部代工，与三星形成明显的技术节奏差异。

目前，传统光刻微缩逐步走到尽头，分离式晶圆键合正在成为先进 DRAM 演进的重要底座。三星选择将经过量产验证的混合键合推向前台，降低亚 10 纳米节点的落地风险，VCT 作为备选继续打磨，形成 " 主路线快速落地、备选技术持续预研 " 的双轨模式。后续 B1b 量产投资落地进度、良率爬坡水平，以及 HBM5 的技术兑现能力，将成为三星在 AI 存储赛道的核心竞争力。