快科技 11 月 11 日消息，AMD 在 EPYC Venice 服务器处理器技术演示中披露了 Zen 6 架构细节，虽然尚未公布消费级的锐龙产品，但服务器端架构同样适用于桌面平台，因此可以预期一下 Zen 6 锐龙的部分规格。

Zen 6 将每个 CCD 的核心数从 8 个提升至 12 个，共享 L3 缓存从 32MB 增至 48MB，核心数和缓存均增长 50%，每核心缓存仍为 4MB，基于 12 核 CCD 设计，有望实现 24 核锐龙桌面处理器。

这一变化对游戏场景尤为重要，当前 12 核锐龙需要两个 CCD，跨 CCD 通信会引入额外延迟，尤其在将工作负载分配到两个 CCD 的游戏中更明显。

而 Zen 6 可在单 CCD 内实现 12 核，所有核心共享同一 L3 缓存，消除跨 CCD 延迟问题。

对于锐龙 X3D 产品线，Zen 6 同样带来简化机会，当前双 CCD X3D 型号需要额外调度逻辑，将游戏引导至带有 3D V-Cache 的核心，而单 CCD 12 核搭配大容量共享缓存可大幅消除这种复杂性。

AMD 已在 EPYC Venice-X 服务器处理器上使用类似配置，采用 48MB 原生 L3 缓存叠加 96MB 3D V-Cache，单 CCD 合计 144MB，而当前 X3D 处理器每 CCD 仅为 96MB。

架构层面，Zen 6 还带来分支预测改进和错误预测后更快恢复机制，操作缓存增至约 6750 条目，前端交付带宽达每周期 18 条指令。

AMD 技术演示显示 Zen 6c 在 AI 和服务器工作负载中平均 IPC 提升约 27%，但该数据不代表游戏性能，应直接作为未来锐龙提升幅度的参考。