5 月 25 日，华为在半导体领域抛出一个新概念。

当天，在 IEEE 国际电路与系统研讨会（ISCAS 2026）上，华为公司董事、半导体业务部总裁何庭波首次公开提出 " 韬（τ）定律 "。

与过去数十年依赖晶体管线宽持续缩小的 " 摩尔定律 " 不同，" 韬定律 " 试图将半导体演进方向从 " 几何缩微 " 转向 " 时间缩微 "，即通过逻辑折叠等创新，持续压缩芯片内部的信号传播时延，从而实现半导体与电子系统的持续演进。

何庭波在同期发布的论文《多层电子系统的时间缩微理论》中直言，未来十年的方向已经明确，但 " 工具链、标准、基准、器件物理和经济模型，都需要超越任何单一公司的贡献 "。这意味着，" 韬定律 " 并不是单一技术突破，而是一场涉及 EDA、晶圆代工、先进封装、设备、材料的产业协同。

半导体资深专家张国斌向时代周报记者表示，过去行业更多依赖缩小晶体管线宽提升性能，而韬定律本质上是在先进制程受限条件下，从系统级层面对芯片性能重新进行优化。" 它不是简单的封装升级，而是从芯片架构、3D 堆叠、软件编程到系统级协同的一整套重构。"

何庭波这篇论文的核心贡献，是将优化目标从空间域（L，特征尺寸）转移到时间域（τ，时间常数）。快思慢想研究院院长田丰向时代周报记者表示，这意味着整个产业链的竞争维度发生位移，不再只有光刻机和制程节点才是决定性变量，能降低互连电阻、寄生电容或物理路径长度的技术也十分重要。

资本市场迅速作出反应。5 月 25 日，A 股半导体板块大幅走强。然而，并非所有半导体企业都能从中均等受益。" 韬定律 " 的重点，是在单一制程能力之外，强调逻辑堆叠之后的系统工程能力，包括跨层协同设计、先进封装互连以及高功耗散热管理，产业价值链或向 EDA、先进封装、热管理等环节倾斜。

" 华为韬定律的发布，实际上为整个产业明确一件事：下一个十年，竞争的胜负手不在光刻机的节点上，而在封装、存储带宽、互连和 Fabric 设计上，以及支撑这一切的系统级 EDA 工具链上。" 芯和半导体创始人代文亮向时代周报记者表示。

何庭波在论文中以 " 时间常数 τ" 作为优化目标，将其定义为贯穿晶体管、电路、芯片、系统四个层级的统一度量衡。代文亮认为，这一框架的意义在于：它第一次让工艺工程师、电路设计师、架构师、系统工程师围绕同一个量、用同一套单位展开协同优化，而不是各自在本层独立优化。

这也意味着，EDA 的重要性被重新定义。何庭波在论文中直言，现有 EDA 是为面积、时序、功耗三轴独立优化而设计，系统 τ 作为残差出现。若要实现全规模逻辑折叠，工具链必须首次将多个堆叠晶圆视作一个连续设计实体。

国产 EDA 厂商有望迎来机会窗口。在田丰看来，国际 EDA 巨头（如楷登和新思科技）的核心代码库在数十年的 2D 优化中深度积累，其向 3D 架构迁移的成本极高。而国产 EDA 厂商在 3D-native 工具上是空白出发，双方的起跑线差距是历史上最小的时刻。

代文亮也认为，对于系统级 EDA 这个赛道来说，这是一次难得的历史性机遇。当优化对象从晶体管面积变成全栈时间常数，当设计边界从单片 SoC 扩展到芯片 - 封装 - 整机，工具链的重构就不再是未来的事，而是正在发生的事。

不过，窗口并不意味着能够迅速兑现。目前，国内现有已上市 EDA 企业的技术布局，仍主要集中于数字前端、模拟电路、制造类等单芯片层面，在系统级 EDA 方向尚未形成可规模化、可工程化的完整能力体系。

与此同时，国际巨头已开始提前卡位。新思科技以 350 亿美元收购 Ansys，西门子收购 Altair，Cadence 将战略调整为智能系统设计，45% 的客户已来自系统类企业。这些并购的核心逻辑，是用多物理场仿真能力补齐传统 EDA 在系统层的空缺。

深度科技研究院院长张孝荣向时代周报记者表示，在 EDA 领域，国产厂商在系统级 EDA 这个新赛道上确实有机会缩小与国际三巨头的差距，华大九天、芯和半导体已在 3DIC 和多物理场仿真上提前落子，而 AI 驱动的设计范式变化，对所有玩家而言都是新课题。但他同时提醒，华为自研的工具链很可能形成新的封闭生态，其他厂商未必能分到这杯羹。

当然，国产 EDA 并非没有突破口。田丰指出，概伦电子的器件建模工具（SPICE 模型、统计变异模型）已被台积电、三星等全球前十大晶圆厂验证采用，具备从器件特性建模扩展到晶圆间变异建模的技术路径。晶圆间变异建模的相关标准，因尚无机构定义，这是国产 EDA 最可能率先写下标准的开放领域。

在何庭波提出的 " 韬定律 " 框架中，先进封装的重要性被明显抬升。

论文列出的四大开放问题——工具链、晶圆间变异、垂直互连开销、能量伴随定律，几乎都指向同一个现实：当芯片开始走向 3D 逻辑堆叠，封装已不再只是 " 后道工艺 "，而是决定系统性能的核心环节。

其中，晶圆间工艺变异控制，要求晶圆厂具备更强的一致性制造能力；而垂直互连良率，则将封测厂推向接近前道晶圆制造的工艺水平。田丰认为，国内最有机会率先突破的环节，是成熟节点晶圆厂在特色工艺上的垂直集成能力，以及封测厂向前道延伸的晶圆级混合键合量产能力。

何庭波论文中的首个工程验证案例，也正是围绕这一思路展开。其在移动 SoC 上采用逻辑折叠，在不换节点的前提下，把数字、模拟、存储电路分布到垂直堆叠的多个有源层上，通过超细节距混合键合将两层连接起来，使其在电路设计视角呈现为一块连续的 " 超大芯片 "。

" 无论是时间微缩，还是逻辑折叠，本质上都离不开 3D 堆叠，因此先进封装会是一个关键因素。" 张国斌向时代周报记者表示。他认为，中国在先进封装上并不落后。包括英伟达、AMD 等公司的部分高端芯片，长期都在中国完成封装测试。

" 真正关键的是，多层堆叠之后，能否实现整体芯片性能的跃迁。" 张国斌表示，随着今年秋天新一代麒麟芯片推出，外界或许能更直观看到这一方向的工程化成果。

根据芯思想研究院调研，目前全球前十大委外封测（OSAT）企业中，中国内地占据五席，包括长电科技、通富微电、华天科技、智路封测、盛合晶微，合计市场份额达到 32.6%。

传统封测是代加工模式，核心竞争力是良率和成本。但在 " 韬定律 " 体系下，逻辑折叠对封测的要求更高，接近前道工艺对晶圆级制造的要求。田丰认为，通富微电深度绑定华为供应链，而盛合晶微是当前国内最接近前道后道融合的封测企业，也是匹配韬定律能力要求的供应商。

事实上，由于先进封装涉及大量晶圆处理工艺，且对洁净度、精细度、自动化等的要求远高于传统封装，晶圆厂与封测厂的边界正在被打破。包括台积电在内的晶圆厂，近年均在持续向后道延伸，自建先进封装产能，并优先服务内部客户体系。

中芯国际也在加速布局。5 月 15 日，中芯国际在业绩说明会表示，公司从 2015 年就开始布局先进封装，现已成立专门机构加深对前沿技术的研究；此外还建立配套产能，满足中芯国际现在客户的相关需求。

相比 EDA、混合键合、先进封装等真正决定逻辑堆叠上限的核心环节，散热概念也在资本市场受到追捧，其中或存在认知错位。

韬定律只解决 " 时间维度的集成效率 "，并不自动解决功耗、供电、散热、成本和良率问题。随着逻辑堆叠进入深水区，热问题已经不再是 " 配套工程 "，而是开始反向决定堆叠路线本身。

在论文中，何庭波提到，Kirin 2026 采用 " 选择性折叠关键路径 " 而非全设计折叠，部分原因正是热预算约束。其保守版本（局部折叠、1.5μm HB 间距）产生的热密度，仍处于 VC 均热板能力边界之内。未来五年，VC 均热板从 0.35mm 继续向 0.2mm 以下推进，叠加石墨烯 - 铜复合结构，仍将是移动端主流散热路径。

但问题在于，VC 方案的改进速度是 " 线性 " 的，而韬定律下逻辑堆叠带来的热密度增长，可能是 " 指数级 " 的。按照论文路线图，到 2031 年，热密度增幅将明显超过传统 VC 方案的演进速率。

田丰指出，散热架构将随逻辑折叠的演进，从单向热流管理升级为垂直热预算协同分配。背面供电驱动的嵌入式微通道液冷与键合界面热阻控制，是最具工程确定性的关键方向。

" 真正的壁垒在于芯片和封装内部的散热能力，而不是后端的风冷或均热板。" 张孝荣认为，散热方面，关键突破方向的优先级很明确：材料创新（比如金刚石 - 碳化硅复合材料）排第一，其次是封装级微通道液冷，最后是系统级液冷。这方面，国内企业与国际先进水平差距不小，当前股价里的炒作成分更大。

更深层的问题在于，混合键合的热管理壁垒，表面看是材料问题，深层是 CMP 工艺精度和晶圆表面处理的系统控制能力。

田丰指出，国内在 CMP 设备和晶圆键合设备方向已有布局，但尚无一家企业具备 CMP 精度控制、键合界面热阻测量以及封装热验证一体化的系统能力。