近期 DDR5 内存价格飙升且供应紧张，Meta 正通过一项创新方案降低成本：从退役服务器中回收旧的 DDR4 内存，并利用其自主研发的 Vistara ASIC 芯片，将其整合至搭载 AMD EPYC"Turin" 处理器的最新服务器中。尽管这些新服务器原生仅支持 DDR5，但 Vistara 芯片成功桥接了新旧硬件。

定制 ASIC 实现 DDR4 与新服务器兼容

Vistara 是 Meta 第一代定制 CXL 内存扩展器 ASIC，旨在解决过时 DDR4 内存与现代服务器的连接问题。该芯片通过 PCIe 5.0 x16 接口实现 CXL 2.0 Type-3 内存扩展，将标准 DDR4 RDIMM 桥接至主机处理器。每个 ASIC 支持两个独立的 72 位 DDR4 通道，理论上使用 64GB DIMM 可提供高达 256GB 容量。目前，Meta 在每个 ASIC 上部署 128GB 容量，使用的是从退役服务器回收的 32GB DDR4 模块。

在 MemServer 平台中，两个 Vistara ASIC 通过 PCIe 5.0 x8 链路连接至单个 158 核心的 AMD Turin 处理器。每台服务器结合 768GB 本地 DDR5-6400 内存和 256GB CXL 附加 DDR4-2400 内存，将总容量扩展至 1TB。软件栈将 CXL 内存透明地暴露为单独的 NUMA 节点，允许 Linux 系统将冷页迁移至带宽为 76 GB/s 的较慢 DDR4 层级，同时将频繁访问的数据保留在带宽高达 614 GB/s 的本地 DDR5 中。

该 ASIC 基于三个 RISC-V 核心，负责安全启动、设备初始化、固件管理和健康监控。Meta 优化了 CXL 控制器和内存流水线，将空闲往返延迟降低至约 50 纳秒，并集成 Reed-Solomon 双符号纠错和 x4 chip-kill 等高级可靠性功能。

Panmnesia 推出低延迟 CXL 商用方案

除 Meta 外，韩国初创公司 Panmnesia 也推出了面向市场的 CXL 扩展器解决方案。其核心在于一款现成的 CXL 控制器和交换机，能在不增加延迟的前提下连接大规模内存池，这与传统认知中 " 交换机引入高延迟 " 的观点形成鲜明对比。

Panmnesia 首席执行官 Myoungsoo Jung 指出，早期 CXL 实现多基于 PCIe IP 修改，继承了非内存语义优化的架构特性，导致显著延迟。而 Panmnesia 重新设计了数据路径，用共享缓冲区替换每层单独缓冲区，消除大部分同步开销，并通过协议栈层面的优化抵消交换机带来的额外跳数延迟。

配套的 CXL fabric 交换机引入基于端口的路由（PBR），突破了传统基于层次的路由（HBR）在树状拓扑上的限制，同时支持 PBR 和 HBR 以实现灵活拓扑和稳定性能。Panmnesia 声称，其 fabric 可扩展至多达 64 个节点，远超早期 CXL 部署仅能连接少数节点的局限，为大型云服务商提供了更高的 DRAM 使用灵活性。

目前，Panmnesia 正推进下一代 CXL 技术商业化，已提供 PCIe 6.4/CXL 3.2 融合交换机的预发布硅片，并完成支持 CXL 4.0 最新功能的 PCIe 7.0/CXL 4.0 组合 IP 开发。

【星途科讯 图文丨赵晶 首发于 ZAKER 科技，转载请注明出处】