2025 年 9 月底，当绝大多数朋友正翘首以盼十一长假时，我们三易生活却在前往一个许多 PC 发烧友梦寐以求的地方，去参加我们有史以来 " 技术含量 " 最高的一次新品体验活动。

是的，这次我们参加了 2025 Intel Tech Tour。在此次的 " 技术之旅 " 中，我们不仅近距离参观了这家芯片巨头位于凤凰城最新的晶圆厂，还提前获知了大量关于他们最新消费级与企业级新品的细节信息。

不过由于这趟旅途的 " 信息量 " 实在是太大，所以我们也不得不花了好些时间，才赶在国庆假期将其整理成文、以飨诸君。

首先，我们需要先来上个关于制程的历史课

提到英特尔的半导体制程技术，不知道大家首先会想到什么？

可能很多朋友会想到英特尔前几年使用的 14nm、14nm+、14nm++ 等制程工艺，但可能很多人不知道的是，在这组看似 " 裹足不前 " 的数字背后，实际上体现出的反而正是那段时间英特尔的 " 良心 "。

简单来说，其实整个半导体行业（不只是英特尔）在 20nm 到 16/14nm 阶段时，都面临着 " 晶体管密度难以继续大幅度改进 " 的问题。但当时有一部分企业想出了个 " 好办法 "，那就是只对实际工艺做很小幅度的提升，却为其赋予一个看起来进步很大的 " 数字 "。

比如，当时一些厂商会将改进的 20nm 制程 " 称作 "16nm、甚至 14nm，同时将其进一步改进的版本再叫做 12nm、11nm。当这种把戏越玩越多之后，对于他们来说，" 制程 " 这个数字实际上就已经与真正的工艺、晶体管密度并不挂钩了。

可问题在于，当时的英特尔并不赞同这种做法。于是当其他的竞争对手们拿着 30MTr/mm ² ( 3000 万晶体管每平方毫米）的制程，就敢叫 "14nm"、甚至 "12nm" 时，英特尔 44.67MTr/mm ² 的 " 真 14nm"，反而成为了在市场宣传上吃亏的那一个。

正因如此，当时间来到 2021 年，英特尔首次打破常规，将旗下的改进版 10nm 工艺（严格来说算是 10nm++）" 重命名 " 为 Intel 7，算是被迫迎合了半导体行业的主流宣发策略。

但即便如此，英特尔依然保留了一些 " 矜持 "。比如他们的 Intel 7、Intel 4 工艺，在命名上都不会加 "nm" 这个单位，且英特尔在这些 " 等效数字 " 的选择上也从未有过夸大。例如 "Intel 7" 的晶体管密度就高达 100MTr/mm ²，确实完全等同于其他家的 "7nm" 工艺水平。

"18A" 降临，英特尔的半导体技术终于要反杀了

虽然英特尔至今仍保有在制程命名上的 " 矜持 "，但从产品信息来看，至少在目前在售的酷睿 Ultra 100 系、200 系消费级处理器产品线上，他们大量使用了来自第三方的制程工艺。这确实也在客观上表明，英特尔此前在顶级先进制程方面，依然存在性能或产能等方面的信心不足。

好在，英特尔并没有就此放弃。就在此次 TechTour 期间，我们就近距离接触到了英特尔即将推向市场的 18A 工艺，以及首批基于这一工艺打造的全新处理器产品线。

其实关于 "18A" 这个命名，我们甚至向英特尔方面提出过疑问。因为尽管专业人士可能知道，"18A" 里的 "A" 指的是 " 埃斯特朗（Å ngstr ö m）"，即 1A=0.1nm。但它一方面不是个国际制单位，知道的人本来就少。所以对于完全不接触晶体学或光谱学的大多数人而言，这个命名很可能反而会产生 " 它比 3nm、2nm 的数字要大、因此是老旧制程 " 的错误认知。

而且从另一方面来说，"A"（注意不叫 " 埃米 "，那是讹称）这个后缀的出现，也相当于打破了英特尔此前 "Intel 7"、"Intel 4" 等制程不加长度单位后缀的 " 自我规制 "。

  "18A" 里的 "A" 本身就是个长度单位，所以不可写成 "Am" 或者 " 埃米 "

那么英特尔为什么会突然如此高调起来呢？原因其实很简单，因为 18A 制程真的很特别，也绝对足够强。

我们先来看 18A 制程两大最核心的技术亮点，也就是 RibbonFET 晶体管结构以及 PowerVia 背面供电设计。

首先是 RibbonFET，这其实就是英特尔版本的 GAA（全环绕栅极）。众所周知，英特尔是最早在量产产品中引入 FinFET（鳍式场效应管）结构的厂商之一。但对于越来越精密、尺寸越来越小的半导体微结构来说，FinFET 对于导电通道的控制能力已经 " 不够看 " 了，GAA 注定是整个先进半导体行业的未来，因为它可以显著提升晶体管内部的电流控制能力，减少漏电、降低功耗。

与此同时，PowerVia 则更可以说是英特尔的 " 独门绝技 "。这一技术的核心亮点，在于它将传统晶体管上 " 混合布局 " 的供电和信号电路分离开来，将供电电路改到了晶体管的背部。

这一供电设计就带来了许多的好处。从制造层面来说，它让 18A 工艺的制造工序相比于此前的 Intel 3 反而大幅简化，降低了金属层制造成本。从芯片本身的性能表现来看，PowerVia 可以将标准单元利用率提高约 10%，同时将芯片内部的电压降减少 30%，大幅提高了芯片的稳定性和能源利用率。

从整体结果来说，相比 Intel 3 工艺，在采用了 RibbonFET 和 PowerVia 两大核心技术后，Intel 18A 的每瓦性能可以提高 15%，芯片密度增加了 30%，同时在达到相同等级性能前提下，采用 18A 工艺芯片的总功耗更是可以下降超过 25%，能效改进效果非常显著。

独家复杂封装方案，让高性能芯片更小、还能更强

接下来，我们来聊聊英特尔在芯片封装技术方面的一些最新动向。

大家有关注过最近这几年 CPU 市场的技术动向就会发现，现如今无论英特尔、还是 AMD，其实都没有再去研发 " 一整块 " 的大号 CPU 产品。大家做的都是模块化设计，之后再通过先进封装技术将其整合起来，形成 " 一颗 " 完整的解决方案。

模块化的设计有很多好处，比如可以降低 CPU 迭代的成本，允许 CPU 在更新换代时只更换其中的部分模组，同时沿用不那么重要的部分。同时，模块化设计也大幅简化了超多核 CPU 的构成方式，允许厂商大量复用 " 小核心 " 来组成一颗大尺寸的多核 CPU，而不太需要考虑原生超多核布局所带来的走线困难。

但是，模块化设计也有局限性。比如在 AMD 的 CPU 上可以看到，他们是将多个小尺寸的计算核心和 IO 核心分开来布局在 PCB 上，以此所构成的超多核方案。这种设计的最大问题，就是跨模组之间过长的走线路径会造成极其明显的通讯延迟问题。以至于哪怕是在家用级的锐龙 9 处理器上，玩家们也往往不得不手动锁定（游戏）线程在一颗模组内部，才能避免跨模组通信带来的显著性能降低。而且过于分散的模组互联布局还会带来隐性的功耗短板，从而降低 CPU 的整体能效。特别是对于企业级的超多核 CPU 服务器来说， 由于 CPU 跨模组通信所带来的额外功耗浪费，有时候便不能被忽视。

正因如此，英特尔从很早就开始有意避免这种 " 简单粗暴 " 的多核模组设计方案。取而代之的，是他们开发出了自家的 Foveros 系列多芯片互联封装设计。

以英特尔下一代消费级 CPU 使用的 Foveros-S 2.5D 技术为例，它就是将多个小尺寸的芯片（Die）置于无源互联层（Passive Base Die）之上，通过互联层内部的走线来完成多核心互联通信。

与传统的、基于 PCB 内部走线的互联方案相比，Foveros-S 2.5D 封装的焊点密度提高了 16 倍之多，同时单 bit 的通信功耗从 0.5pJ（皮焦耳）降低到仅 0.15pJ。

当然，这还没完，针对企业级的更大型处理器设计，英特尔还有更进一步的 Foveros Direct 3D 互联。它的焊点密度更是可以达到传统 PCB 上 BGA 焊接工艺的 100 倍之多，单 bit 传输功耗低至 0.05pJ，只有 PCB 多芯片互联工艺 1/10 的功耗。

而且 Foveros Direct 3D 封装所使用的有源基板（Active Base Tile）并不只担当 " 互联层 " 的作用，它还可以在内部集成内存控制器、甚至是内含巨大的 LLC（Last Level Cache）缓存。有没有觉得有点眼熟？其实这就是传闻中的英特尔版本 "X3D" 方案。只不过这个 "X3D" 同时具备了缓存、内存控制器、CPU 核心互联层的功用，可以说在客观上就彰显了英特尔在复杂封装工艺上的大胆设计思路。

黑豹湖抢先详解：大小核全部换新，CPU 调度也重新设计

说完了新架构和新的封装工艺，我们就该来看看英特尔具体的新款处理器细节了。

首先登场的，是此前已经传言了许久的 Panther Lake（黑豹湖）产品线。这条产品线非常特别，因为它实际上要同时接班 Lunar Lake 和 Arrow Lake-H 这两个不同定位的处理器家族，用英特尔方面自己的话来说，这就使得 Panther Lake 从一开始就需要同时具备 Lunar Lake 低功耗、超高能效比，以及 Arrow Lake-H 更多核心数、更多 IO 接口的全部优点。

那么，Panther Lake 要如何实现这种 " 兼顾 " 式的设计呢？答案很简单，因为它几乎在所有的方面都使用了最新技术。其中包括英特尔 18A 制程的 CPU Tile、全新的大小核架构、全新的 Xe3 核显、全新的核心布局方式，以及全新的调度策略。

先来看看 Panther Lake 的整个产品线布局。从目前英特尔方面公布的初步信息来看，Panther Lake 至少包含三个不同的版本。

它们分别是 8 核心 CPU+4 核 Xe3 核显的 " 基础款 "。

以及 16 核心 CPU+4 核 Xe3 核显，支持 20 条 PCIe 通道和传统 DDR5 SODIMM 内存，明显偏独显全能本的版本。

还有 16 核心 CPU+12 核 Xe3 核显，但 PCIe 通道更少、内存只支持 LPDDR5X 方案，明显针对核显高端轻薄本的版本。

很显然，英特尔这次是吸收了前代产品的不少教训。其中，基础款的 8+4 版本既可以用来做平价全能本、也能降低超轻薄 / 二合一设备的价格门槛；而 16 核 CPU 的两个不同版本，则可分别作为高端 Arrow Lake-H 和 Lunar Lake 的 " 继任者 "。

具体到 CPU 核心架构，Panther Lake 的 " 大小核 " 架构也久违地进行了全面更新。它的 Cougar Cove P 核此次配备 18 个执行窗口、具备 1.5 倍容量的 TLB、更宽的队列、改进的分支预测机制，新的内存消歧义技术，以及基于 AI 的电源管理功能。

与此同时，新的 Darkmont E 核则延续了前代的 3*3 宽度解码设计，主要在分支预测、动态预取、微码性能，以及内存消歧义性能上进行了显著改进。同时新的 E 核如今每四颗核心共享 4MB 的 L2 缓存，且缓存带宽也被显著增大，再加上 4 组 128bit 的浮点和向量单元，可以说是越来越有 "P 核化 " 的趋势。

根据英特尔方面透露的信息，Panther Lake 只需过去不到 60% 的功耗，即可达到前代相同的单核性能水平。同时在相同功耗下，它的单核可以发挥出多 10% 的性能。

同时与 Lunar Lake 相比，Panther Lake 在低功耗下的多核性能暴涨 50%，而与同为 16 核的 ArrowLake 相比，它在达到近似性能时的功耗则可以节约 30%、甚至更多。

而且在 Panther Lake 上，四颗 LPE 超低功耗核心的 L2 缓存被加倍，且它们不再位于 SoC Tile，而是被整合进了计算模块，与四颗 P 核、八颗 E 核 " 靠 " 得更近。这四颗 LPE 核现在能够访问单独的内存侧缓存，相当于它们与其他核心之间的调度延迟被大幅降低，让和四颗 LPE 核也等于变相拥有了自己的独立 "L3" 缓存配置。

从结果来说，在 Panther Lake 上，英特尔现在可以让四颗 LPE 核心开始承担更多的日常任务，甚至是作为 " 最优先 " 被使用的 CPU 核心。按照他们的说法，在诸如视频会议、弹幕视频观看这类场景，Panther Lake CPU 都可以做到几乎不调度 P 核与 E 核，完全靠 LPE 核心以极低功耗就能 " 搞定 "。

如果涉及到诸如游戏这类对核间调度非常敏感的任务，Panther Lake 就会主动将大部分计算任务放到 P 核与 E 核上，进而起到提高性能、降低延迟的作用。至于视频剪辑、AI 编码这种只追求多核性能、不要求延迟的计算场景，Panther Lake 的全部核心就都会被同时 " 激活 "，共同发挥最大的多线程性能。

Xe3 GPU 架构首秀：英特尔也有多帧生成了

接下来，我们来谈谈伴随 Panther Lake 产品线首次公开亮相的 Xe3 GPU 架构。

与 Xe2 相比，Xe3 的基本组成方式没有太大的变化，其每个 Xe 核心内部依然包含 8 个 512bit 的向量引擎、8 个 2048bit 的 XMX 引擎，但向量引擎的吞吐量增加了 25%，同时新增对 FP8 浮点的原生支持。此外，每个 Xe 核心的 L1 缓存也增加了 1/3。

在此基础上，Xe3 架构对大量的固定功能单元都进行了增强，比如它具备两倍的各向异性过滤速度、两倍的模板测试速度。从结果来说，与 Xe2 架构相比，Xe3 的 FP32 吞吐量增加了 50%，16 倍各向异性过滤速度提升 100%，网格渲染快了 140%，而深度写入速度甚至达到了前代架构的 7 倍以上。

根据英特尔方面公布的实测成绩显示，Panther Lake 上的 12 核 Xe3 核显在具体的绘图任务中，几乎所有的帧生成流程耗时都仅为 Lunar Lake 上 8 核 Xe2 核显的一半。而其最高性能，则可以比 LunarLake 上的 Xe2 足足提高 50%。

这还没完，随着 Xe3 GPU 架构的发布，英特尔也即将带来 XeSS 3 功能套件，而它最重要的特性，就是基于 XMX 单元的 XeSS-MFG（多帧生成）。

按照目前官方透露的信息，XeSS 3、或者说 XeSS-MFG 并不需要游戏做额外的适配，而且 XeSS-MFG 将会在显卡驱动里提供开关，只要是能够支持 XeSS 2 的游戏都将自动支持新的多帧生成功能。虽然 XeSS 3 会伴随新 GPU 架构发布，但只要是内置 XMX 单元的旧款 Xe GPU，也都可以支持新的多帧生成功能，这其中甚至会包括初代的 ARC A 系列独显。

从这个角度来说，之前购买了 A770、B580 这些英特尔独显的用户，还真是将再度迎来美好的 " 战未来 " 性能增强。有意思的是，Panther Lake 里目前集成的 Xe3 核显并不会被归于 "ARC C" 产品序列，它们依然属于 ARC B 家族。而且英特尔方面也已经暗示，他们会发布更强大的 "Xe 3P" 架构，这似乎才会代表着英特尔独显的真正高端崛起。

除了笔记本电脑处理器，还有最高 288 核心的至强 6+

除了面向消费级的产品，此次活动中英特尔还展示了全新的、最高可达 288 核心至强处理器的一些技术细节。

其实说到 288 核心至强，可能有些朋友首先会想到的，是此前代号为 "Sierra Forest-AP" 的第六代至强中、最高端的 6900E 产品线。但查询公开信息就会发现，至强 6 6900E 系列实际上从未在公开市场发售，因为它采取了定制的方式销售，也就是说只有少数大型企业才有能力与英特尔合作部署这一处理器。而 " 一般企业用户 " 能够买到的，仅有最多 144 核心的 "Sierra Forest-SP"、即至强 6 6700E 家族。

在这样的背景下，能够真正向广泛用户提供最高 288 核心的 Clearwater Forest，也就是此次亮相的 " 至强 6+" 处理器，自然就有理由得到更多的期待。

那么至强 6+ 有什么过人之处呢？简单来说，它使用了与 Panther Lake 相同的 Darkmont E 核架构，但用上了非常大胆的模组化封装技术。其 CPU 一共包含 12 颗 Compute Tile，每个 Tile 内部为 6 个 CPU 模组，每个模组包含四颗 Drakmont 核心。同时这 12 颗 Compute Tile 通过前面讲到的 Foveros Direct 3D 封装 " 叠放 " 在三组 Active Base Tile 上，从而获得 576MB 的巨大垂直 L3 缓存。

除此之外，至强 6+ 还具备 12 通道 DDR5 8000MT/s 控制器、288MB 的内部 L2 缓存，以及多达 96 条的 PCIe 5.0 通道。

根据英特尔方面透露的信息，对比目前能够买到的至强 6700E 系列，至强 6+ 带来了 17% 的 IPC 提升、5 倍的 L3 缓存容量、1.8 倍的内存带宽，以及 100% 的核心数量增加。

那么对于企业用户来说这些意味着什么呢？英特尔方面举了个例子，如果一家企业至今仍在使用第二代可扩展至强，那么升级到至强 6+ 方案后，他们的服务器机架数量将可以减少到原来的 1/8、节约 71% 的机房空间、获得每瓦 3.5 倍的性能提升，同时减少大约 750kW 的能源消耗。很显然，对于本就属于高能耗行业的云计算、通讯核心网等场景来说，至强 6+ 处理器的出现将有望带来更加绿色、对企业来说也更省钱的运营助力。

总结：统一架构和制程，英特尔要 " 重新开始 "

不得不说，此次 2025 Intel Tech Tour 的信息量确实是过于巨大，所以我们先要感谢能耐心看完本文的读者朋友！

那么，总结此次英特尔的新制程、新技术和新品内容，大家有发现什么规律吗？很显然，与过去几年相比，这可能是英特尔久违地在消费级和企业级产品线上再次统一了制程与架构方案。也终结了过去几年里，至强在架构上一直落后于酷睿处理器的情况，同时 18A 制程在新产品线里的广泛使用，实际上也相当于英特尔在明示其对于自家新制程的足够信心。

在官方公布的信息里，Darkmont 似乎也被有意置于 Cougar Cove 的 " 身前 "

当然，关于英特尔此次公布的新品，我们还可以有更多遐想。比如 Darkmont 核心进一步增大规模、且采用了 4*128 的 SIMD 构造，这就不得不让人怀疑他们是否准备在 E 核上 " 复活 "AVX-512 计算能力，并将 E 核正式 " 扶上位 "、成为主流技术路线。更不要说传言了好几年的 " 小核聚合变大核 " 设计，如今看来可能性还真就越来越大了。

又比如在 Panther Lake 上，它所搭载的全新 NPU5（50TOPs）方案，算力其实并未比之前的 NPU4（48TOPs）有显著提升，主要改进在于缩小了面积、提高了算力密度。而这，也可以视为英特尔或将推出更大规模（更多核心）NPU 的 " 前奏 "。

除此之外，英特尔方面在此次活动期间几乎已经 " 明示 " 了新一代的 ARC 独显核心。这也就意味着，此前传言的 ARC B770，大概率是被取消了，取而代之的会是彻底换用新架构、新制程的 ARC C 系列家族。而后者到底会是怎样的定位，是否能够成功改变中端乃至中高端独显的市场局面，与未来的英特尔核显又是否可以产生 " 联动 " 效应，这无疑都是值得持续关注的话题。