（来源：大树的格局）

先问你一个问题：为什么现在搞芯片的人，越来越不聊 " 几纳米 " 了？

因为摩尔定律快死了。不是完全死，是快死了。以前台积电每两年把晶体管尺寸砍半，性能翻倍，成本还降，这个魔法玩了六十年。但现在 3nm 往下，每缩小一代，设计成本指数级往上飙，一颗 3nm 芯片光设计费就超过 10 亿美元，而且性能提升越来越不明显。所以行业换了一条路：不折腾单颗芯片了，把多颗芯片 " 拼 " 在一起，用封装技术来凑性能。这就是先进封装站上 C 位的底层逻辑。

据称，2031 年全球先进封装市场要到 1090 亿美元，是现在 540 亿的两倍。钱往哪流？三条路：CoWoS 持续迭代、面板级封装、玻璃基板封装。这三条路不是并列关系，是层层递进—— CoWoS 解决 " 现在怎么拼 "，面板级解决 " 怎么拼得更便宜 "，玻璃基板解决 " 拼得又大又稳 "。

先说 CoWoS，这是当下 AI 芯片的命根子。

英伟达 H100、AMD MI300，没有 CoWoS 根本造不出来。CoWoS 本质上是 2.5D 封装——把逻辑芯片（GPU/CPU）和 HBM 高带宽内存，平铺在一块硅中介层上，通过密密麻麻的铜线连起来。中介层有多大？台积电最新的 CoWoS 已经做到 2400 平方毫米，接近一张邮票大小。未来还要往 3D 堆叠走，把 XPU（各类处理器）通过 TSV 硅通孔垂直叠起来，变成 3D SoC，再放到 CoWoS 平台上。

但 CoWoS 有个硬伤：贵，而且越大越贵。中介层是硅做的，硅是圆的，边缘一圈没法用，浪费严重。一颗 AI 芯片的中介层面积越大，浪费越多，成本越失控。所以行业开始琢磨：能不能不用硅中介层？能不能把基板做得更大、更平、更便宜？

这就引出了面板级封装。

面板级封装，核心就一个字：方。

传统晶圆是圆的，像披萨；面板级封装改成方形基板，像切豆腐。面积利用率直接拉满，芯片成本往下砍。打个比方：你在一块圆形披萨上摆小饼干，边缘一圈永远摆不满；换成方形托盘，每一寸都能用上。这就是面板级封装的朴素逻辑。