当地时间 6 月 16 日，在 2026 年 VLSI（超大规模集成电路）国际研讨会上，英特尔代工（Intel Foundry）正式披露了其 18A 制程家族首个性能增强版本—— Intel 18A-P 的详细技术细节。目前该节点已进入风险试产阶段，标志着英特尔在尖端制程领域又迈出了关键一步。

上周五，芯智讯受邀参加了英特尔代工制程技术的媒体预沟通会。会上，英特尔代工副总裁 Chris Auth 对最新公布的 Intel 18A-P 进行了深度技术解析，并回答了部分外界关心的问题。

一、性能提升 9%，功耗降低 18%

根据英特尔公布的数据显示，得益于晶体管、互连和设计技术的协同优化，相较于基础版 Intel 18A，升级版的 18A-P 在相同功耗下性能可提升 9%，或在相同性能下功耗降低 18%，同时具备增强的热特性，在芯片设计上也更灵活。

Intel 18A-P 这一性能 / 能效提升幅度被业界认为 " 远大于台积电典型的 2nm 家族的二代、三代工艺改进 "，其综合性能表现已接近规划中的下一代的 Intel 14A 节点，同时完整保留了 18A 的晶体管密度优势，成为两代制程间的关键技术桥梁。

下图是英特尔展示的一个测试案例：一个 Arm 内核在 0.55V 到 0.95V 电压下，基于 Intel 18A 和 18A-P 两种不同工艺下的性能功耗测试表现差异。可以看到，同样的 0.75V 下，18A-P 在功耗不变的情况下，速度相比 18A 提升了 9%；或者，18A-P 在频率不变的情况下，功耗比 18A 降低了 18%。

△纵轴是功耗，横轴是频率，深蓝色曲线是 18A 在 0.55V 到 0.95V 电压下的表现，浅蓝色曲线则是 18A-P 在相同电压下的表现。

英特尔代工副总裁 Chris Auth 表示，18A-P 相对于 18A 的这种改善，在所有电压下都几乎保持一致。而这一切主要是得益于 Intel 18A 就率先采用的 RibbonFET 与 PowerVia 两大技术创新，以及 18A-P 所带来的新的器件设计、能效增强（Power Boost）技术、热特性与互连改善。

1、技术根基：RibbonFET 与 PowerVia

借助 Intel 18A 制程节点，英特尔代工已经将全环绕栅极（GAA）晶体管和背面供电（BSPD）技术推向市场。而 Intel 18A-P 的性能进化，也正是建立在 18A 节点这两项革命性技术的基础之上。

RibbonFET：是英特尔的全环绕栅极（GAA）晶体管实现。与众多采用三条纳米带（Ribbon）的竞争对手不同，英特尔采用四条纳米带以提供更大的驱动电流，这对高性能计算至关重要。

PowerVia：是英特尔独特的背面供电技术。将电源线移至芯片背面，解决了传统正面供电中电源线与信号线争夺布线的瓶颈，可提升标准单元利用率 5-10%，同等功耗下性能提升达 4%。

在此次 VLSI 上，英特尔代工副总裁兼英特尔院士 Eric Karl 展示了背面供电与 RibbonFET 结合的实测优势：可减少 11% 的布线面积，并将动态压降幅度缩小 10 倍，从而带来高达 6% 的频率提升或超过 15% 的动态功耗降低。

英特尔代工硅片与平台工程团队的 Manju Shamanna 则分享了基于 GAA 晶体管和背面供电技术制造的 CPU 核心的硅片测试结果。他的研究表明，这两项技术在较低电压下（约 0.5V）可实现约 30% 的频率提升，同时减少了 IR（内阻）压降，运行也更高效。

2、引入新的器件与 Power Boost 技术

在 Intel 18A 上，英特尔已经带来了多种晶体管单元高度选择，分别是：180 高性能单元库中 W2 和 W2，以及 160 单元库中的 W1、W2 和 W3，接触栅极间距（Contacted Poly Pitch）为 50nm。

而在 18A-P 中，英特尔又引入了几个新选项：

W1（180 或 160 单元库）： 极窄扩散区，面向低功耗应用（速度 / 频率要求不高），提供晶体管翻转时的最低功耗。

W1.5（180 单元库）： 提供额外灵活性。

W3P（180 或 160 单元库）：双触点——高性能触点，可提供极高的性能。

需要指出的是，Intel 18A-P 带来的全新的 W3P 单元库背后正是英特尔 Power Boost 能效增强技术，这是一项创新的双接触、低电阻晶体管方案，可在不增加电容的情况下提升驱动电流，并实现更高的运行频率。

下面这张图的左边展示了环形振荡器（ring oscillator）频率与电容之间的关系，电容能反映了晶体管的大小。其中，灰色区域是基于 18A 制程工艺的 W2/W3 晶体管。最底下的绿色区域 18A-P 制程工艺下的 W1 晶体管，可以看到其功耗最低；而 18A-P 的主要性能提升则来自 W2/W3 晶体管上迁移率（mobility）的提高。在此基础上，蓝色区域的双触点 W3P 晶体管在恒定电容下提供了更高的性能。

上图中最右侧区域展示的是 18A 的 RibbonFET 晶体管物理结构图：该晶体管是一个带状 FET，有 4 个沟道，所有沟道都汇入源极区。在 18A 上，所有电流都必须通过正面触点汇聚，这就会形成瓶颈。但在 18A-P 上（如上图中间区域所示），英特尔利用 PowerVia 背面供电互连增加了直接的背面触点，使得电流现在可以选择另一条路径，从而提升了性能。

英特尔指出，与 18A 相比，18A-P 这个 W3P 晶体管面积不变——实际上是通过添加直接背面触点实现了一个 " 无需额外面积 " 的晶体管，因为该面积原本就已分配给正面触点。

总的来说，相比之前的 18A，新的 18A-P 将使得设计师可以从低功耗到高性能之间拥有更多的选择。

那么对于设计师来说，如何在 W3P 和 W3 之间进行选择？

英特尔代工副总裁 Chris Auth 告诉芯智讯，W3P 与 W3 尺寸相同——没有面积代价。W3P 提供更低的电阻和更高的性能，但也带来更高的电容和电流。在关键路径上（需要最大程度执行指令）使用 W3P，接受额外的功耗和电容。在其他地方使用新的 W1 晶体管来节省功耗。两种选择都没有面积代价。

3、新的 Vt 对

Intel 18A-P 还新增了第五组逻辑阈值电压（Vt）配对，在超低阈值电压（ULVT）与低阈值电压（LVT）间提供了新选项，为芯片设计人员提供平衡速度与功耗的额外选择，赋予设计人员更精细的功耗性能调优能力。

简单来说，晶体管的导通电压低，就容易实现更高的速度，但是漏电也会增大。反过来，如果导通电压高，漏电就会减少。因此，增加新的超低阈值电压设计和低泄漏器件对，就可以帮助设计师更好地做好平衡，提供更大的设计灵活性。

4、热特性与互连改善

晶体管正面和背面供电的热管理问题一直都是挑战。英特尔在背面供电技术方面经验丰富，并持续推动热管理创新。

据英特尔代工副总裁 Chris Auth 介绍，在 18A-P 的热管理上，英特尔主要做了两件事：

第一，减薄了热载体晶圆（thermal handler wafer）区域的厚度，并换用了新的材料，从而降低了热阻；

数据显示，Intel 18A-P 通过材料和设计创新，热阻降低了 20%-40%；同时，利用几何和材料优化，过孔电阻（指芯片各层之间的垂直连接）降低了 10%-30%。此外，英特尔还通过应变工程提升 PMOS 的迁移率，使电流更高效地通过晶体管，降低了损耗和发热。

第二，18A-P 引入了新的 EDA 工具，使其能够 " 感知热 " ——也就是说，在有热的地方，它会增加更多的互连或通孔，以便把热量非常快速地导向衬底，在那里散发出去。

5、关于晶体管密度与性能

正如前面所说，18A-P 并未带来新的更高密度的单元库，这也意味着他的晶体管密度与之前的 18A 相当，这也使得其晶体管的密度要落后于竞争对手台积电的 N2。

根据 TechInsights 的评估，台积电 N2 的高密度（HD）标准单元晶体管密度达到了 313 MTr/mm ²，而 Intel 18A（基础版）的对应数据为 238 MTr/mm ²。在 SRAM 密度方面，台积电 N2 将 SRAM 单元尺寸压缩至 0.0175 µ m ²，实现约 38 Mb/mm ² 的存储密度，而 Intel 18A 的 SRAM 密度约为 31.8 Mb/mm ²。

但是这并不代表 Intel 18A-P 在性能上就会处于下风。因为，密度对比需要放在具体应用场景中看待。

Chris Auth 解释称，移动领域通常追求更小的裸片面积和更低的功耗，因此使用更小的标准单元高度（高密度单元库）。而 18A 及 18A-P 主要面向高性能计算，这就需要大尺寸的晶体管和更宽的纳米带（Ribbon Widths），以驱动复杂的互连堆栈（Interconnect Stacks）。在这方面，18A-P 拥有 180nm 和 160nm 两种标准单元高度。其中，160nm 单元在与竞品的高性能计算产品对标时，极具竞争优势。

另外，18A-P 已经是英特尔第二代使用背面供电技术的制程工艺，可提升标准单元利用率 5-10%，同等功耗下性能提升达 4%。而台积电则需要等到 A16 制程才会引入背面供电技术。因此，18A-P 目前在供电效率和性能优化方面具备一定的先发优势。当然，台积电 N2 在量产和良率上则具有着先发优势。

总结来说，相对 18A，全新的 18A-P 节点带来了性能、功耗、热管理和设计灵活性等方面的全面提升，更适合代工客户。相对于台积电 N2，Intel 18A-P 虽然在逻辑密度上略低，但是在高性能计算领域仍具有一定的竞争优势。另外，值得一提的是，Intel 18A-P 与 Intel 18A 的设计规则完全兼容，可便捷复用现有 IP 和设计流程，降低了客户的采用成本与风险。

二、"30% 偏移角收紧 "：良率与一致性大幅提升

在此次披露中，最令业界关注的是 18A-P 在制造一致性上的突破。英特尔成功将工艺偏移角（Skew Corners）收窄了 30%。

在先进制程中，晶体管性能的离散分布是制约良率和高频性能的核心瓶颈。偏移角的显著缩小，意味着同一晶圆上不同位置的晶体管性能更加一致。

对于芯片设计企业而言，这能减少为应对工艺波动而设置的 " 保护带 "（Guard-banding），从而更充分地挖掘芯片性能潜力；对于制造端，则直接转化为更高的参数良率、更低的成本以及更稳定的量产能力。

Chris Auth 指出，偏移角收窄 30%，意味着已将我们的工艺波动控制力提升至行业主流水准。换言之，就整体工艺变异（Variation）而言，这标志着该节点已达到成熟制程的标准，可以为客户创造更大的附加价值。

三、18A-P 已风险试产

虽然 18A 制程才量产不到半年，但是 18A-P 的进展却非常迅速，目前已经开始了风险试产（risk production）。

" 风险试产 " 是一个行业术语，反映了英特尔对 18A-P 工艺有足够的信心，于是先行启动了生产，并预期基于该制程技术生产芯片（die）最终能够卖出。

" 我们尚未完成全部认证（qualification），但已经看到了足够的数据，让我们高度确信，在完成认证流程后，这些产品将能够出货并交付给客户。所以这是一个非常关键的里程碑，表明工艺状态非常良好，我们有信心四季度开始量产爬坡。"Chris Auth 说道。

四、关于先进封装

随着摩尔定律的放缓，先进封装技术已经成为当前高性能计算和 AI 芯片继续提升性能所必须依赖的关键技术。而在英特尔在尖端制程技术领域开始追平甚至领先台积电的同时，英特尔的先进封装技术也几乎是与台积电并驾齐驱。

例如英特尔当前的 EMIB/EMIB-T 就被认为是台积电 CoWoS 的有力竞争者。特别是在台积电尖端制程与 CoWoS 产能不足的背景下，英特尔尖端制程与先进封装技术也获得了更多大客户的关注。

此前业内已有传闻称，苹果、高通等芯片大厂正考虑将英特尔方案作为备选。英伟达 CEO 黄仁勋也曾公开对英特尔的 Foveros 3D 封装技术表示赞赏。近期还有传闻称，谷歌其下一代 TPU 芯片有意导入英特尔 EMIB 封装；Meta 计划在 2028 年的 CPU 中导入 EMIB 封装；存储芯片大厂 SK 海力士也正在评估英特尔的 EMIB 先进封装技术，希望将其融入到 HBM4 的生产流程中，为客户提供更多选择。

在 Chris Auth 看来，英特尔在先进封装市场存在巨大的机会，例如 EMIB 和 EMIB-T 可以与 Foveros 一起使用。就 3D IC 而言，这也是英特尔正在积极推进的领域，在不久的将来就能看到相关 3D IC 推出。

五、面向未来的技术储备

除 Intel 18A-P 外，英特尔代工还在 VLSI 上还披露了多项面向未来的技术研发进展。

1、CFET（互补场效应晶体管）：英特尔展示了单片式 CFET 反相器，其 NMOS 与 PMOS 器件垂直堆叠，栅极间距为 45nm。通过垂直器件架构，英特尔为在 GAA 晶体管之后继续推进逻辑微缩开辟了新路径。

Chris Auth 表示，CFET 是下一步预期中的重大晶体管架构变革，即把两个 GAA 晶体管上下堆叠起来。

目前业界的共识是，CFET 将会被用于未来更为尖端的埃米级制程工艺。根据此前 imec 公布的技术路线图显示，凭借 CFET 晶体管技术，2032 年将有望进化到 5 埃米（0.5nm），2036 年将有望实现 2 埃米（0.2nm）。

相关文章《进入埃米级制程工艺，为什么需要 CFET？》

2、氮化镓（GaN）与硅集成

英特尔展示了 300mm 晶圆上的单片集成技术，将氮化镓功率器件与硅基逻辑（包括一个约 1,000 个逻辑门的数字控制模块）集成在一起，使得高效、大规模的数字控制能够与高性能功率器件在同一工艺下协同工作，并降低系统复杂性。

Chris Auth 解释称，采用氮化镓是为片上电压调节，提供了显著的能效优势，目前 300mm 氮化镓已经进入量产，并不仅是研究。

3、减成法钌互连

随着继续缩小互连，铜互连将逼近物理极限，而替代铜的选项之一正是钌（ruthenium）。英特尔展示了采用空气间隙集成的减成法钌互连技术，与铜互连相比，电容降低高达约 35%，且频率提升显著，这也为随着互连尺寸持续缩小而改善电阻电容指标提供了一条可行路径。

小结：

通过对于英特尔 Intel 18A-P 的完整介绍，我们可以看到，在制程技术进入埃米级竞赛的当下，18A-P 通过晶体管、互连与设计技术的系统级协同优化，依然能挖掘出可观的性能和功耗红利。18A-P 也并非一次简单的 " 半代升级 "，而是一次对 18A 节点潜力的深度释放，特别是在保持设计规则完全兼容的前提下实现这些进步，这大大降低了客户的迁移成本与风险。同时，随着风险试产的启动，英特尔也正在用行动回应市场对其 " 按时交付 " 能力的关切。

正如前面所说，在人工智能热潮之下，晶圆代工巨头台积电的尖端制程与 CoWoS 先进封装产能持续紧缺，这也为英特尔代工业务的拓展提供了更大的市场机遇。而英特尔要想成功抓住这一机遇，不仅需要提供符合、甚至是超越客户预期的性能与功耗和良率，还需要有足够的产能，以及按时按质交付。

Chris Auth 指出，" 我们想要向客户传达的一个关键点其实就是 " 信任 "。这种信任不仅仅体现在技术层面，还包括产能（有足够的产能去满足客户的需求）、生态系统与工具（拥有足够的 IP 支持，让客户能够设计自己的芯片）和客户服务。我们需要切实满足客户的需求，并且在执行和交付芯片的及时性上可预测。18A-P 的风险试产表明我们正按计划实现在今年交付该技术。"

对于正在积极争取外部大客户的英特尔代工业务而言，拥有出色性能和功耗表现的 18A-P 成功进入风险试产，无疑是向英特尔代工的客户和合作伙伴释放了一个积极地信号。但正如其掌舵者 Naga Chandrasekaran 所言—— " 这是一段持续推进的旅程，前方仍有更多工作要做。"

作者：芯智讯 - 浪客剑