《科创板日报》6 月 25 日讯（编辑 宋子乔） 当地时间 6 月 25 日，在 2026 投资者日上，高通正式发布面向 AI 数据中心市场的突破性技术——高带宽计算架构（HBC，High-Bandwidth Compute），旨在打破存储墙瓶颈，大幅提升内存容量和带宽。

此 HBC 架构采用专用近内存计算方案，将计算单元直接置于 DRAM 底层。

具体来看，高通以硅通孔（TSV）工艺实现 3D 堆叠芯片设计，将专用近内存加速器堆叠在 LPDDR 存储堆栈下方。

LPDDR 是 DRAM 下专为低功耗设备设计的分支，核心原生优势为超低功耗，同时具备易 3D 堆叠、单卡内存容量上限更高、性价比高的特点。它原本多用于手机、边缘终端，近年逐步渗透到 AI 推理类数据中心加速卡场景。高通选择 LPDDR 作为存储介质的主要原因在于其单堆容量更大。

据高通公布的数据，完整加速器级别下，HBC 单位功耗带宽是 HBM 的 6 倍（意味着同等耗电下 HBC 的数据传输能力是 HBM 的 6 倍）；单位功耗存储容量是静态存储 SRAM 的 200 倍（意味着同等耗电下，HBC 能承载的存储容量是 SRAM 的 200 倍）。

高通同时公布了 HBC 技术路线图，并预测 2029 财年全球 AI 加速器市场规模将达 6800 亿美元。

第一代 HBC Gen1 将搭载于 AI250 加速器，预计 2027 年年中启动商业化样品测试，搭载 HBC Gen1 的 AI250 加速器单卡内存读写速率达 133TB/s，有效带宽是采用标准 LPDDR5X 的 AI200 的 18 倍。

第二代 HBC Gen2 将配套 AI300 加速器于 2028 年推出。AI300 与 AI200 相比，有效带宽最高可提升 54 倍，每瓦带宽比 HBM 提升 7 倍。

高通表示，全新 HBC 架构可实现更低的单位 Token 能耗、更高的有效存储带宽，同时降低系统总体拥有成本。该架构依托四大核心技术根基打造：领先的 3D 集成工艺、全系统级协同设计、成熟的 LPDDR 技术积淀、顶尖功耗优化能力。

微软 Azure 已确认将部署高通的 HBC 芯片，HBC 是高通 Dragonfly 数据中心解决方案的核心技术支柱之一。

当前，HBM 是 AI 算力加速器的主流存储方案，但 HBM 不仅产能紧缺、单价高昂，还存在多项性能短板，如能耗高、单堆栈容量仅 32-64GB、数据传输存在延迟，且只能集成在 GPU 侧边。

为此，高通与闪迪均有意破局，两公司目前的核心思路有异曲同工之妙，即采用 3D 堆叠近内存计算，通过缩短存算间距改善存储墙问题。

但两者选择的存储介质不同，高通 HBC 以 LPDDR DRAM 为载体，存储叠在计算上方，目标直接替代 HBM 做云端 AI 推理，已有明确量产计划；闪迪最近公布的 3D 堆叠新专利则采用上层算力芯片、下层 NAND 闪存的结构，搭配原有 HBM 做大容量冷数据扩容，且仅停留在专利阶段。