摩尔定律，有救了？

IBM 推出全球首款 0.7 纳米芯片制程节点，指甲盖大小的芯片上集成近 1000 亿个晶体管，密度达到 2 纳米芯片的两倍。

此前台积电最先进制程为 2nm，已多年难以更进一步。

英伟达 CEO 黄仁勋曾多次宣称摩尔定律已死，现在终于有了转机。

0.7 纳米，即 7 埃米，人类制造的晶体管首次突破 1 纳米门槛，逼近单个原子的尺度（0.1-0.5 纳米）。

与 2 纳米制程相比，可以让性能提升 50%，或能效提升 70%，二选一。

纳米堆叠架构登场

实现这一突破的核心，是 IBM 的 " 纳米堆叠 "（NanoStack）架构，业界首个基于纳米片的三维垂直堆叠晶体管设计。

要理解 NanoStack，需要先回顾芯片架构这几年走过的路。

在 7 纳米和 10 纳米时代，主流方案是 FinFET 鳍式晶体管，栅极从三面包裹通道来控制电流。到了 5 纳米以下，FinFET 的漏电问题日益严重，撑不住了。

IBM 在 2017 年推出全环绕栅极（GAA）纳米片技术，栅极从四面完全包裹住水平堆叠的纳米片通道，静电控制能力大幅增强。这成了其 2 纳米芯片的技术基础，也被台积电、三星等主流厂商跟进采纳。

2021 年底，IBM 又与三星联合发布 VTFET 垂直传输场效应晶体管，把电流方向从水平改为垂直，仿真数据显示，相比同尺寸 FinFET 方案性能翻倍或能耗降低 85%。

这次的 NanoStack 是上述路线的进一步延伸。

它的做法是：

取两片带有纳米片晶体管的晶圆，将其中一片倒扣在另一片上方，通过超薄介电键合粘合，形成垂直互联的三维结构。每一层可以使用不同的材料组合，n 型和 p 型晶体管各自独立优化，互不干扰。

IBM 已在实验室中完成了验证，CMOS 集成、双通道工程能力展示、以及功能完备且开关性能符合预期的 CMOS 反相器，确认该技术可被实际制造并支持真实计算。

在 VLSI 2026 大会上，IBM 进一步展示了 NanoStack 在 SRAM 上的表现：面积缩减 40%。SRAM 是片上缓存的核心组成部分，长期以来微缩难度极大，这一进展对 AI 芯片所需的高带宽数据通路尤为关键。

" 没人想为电费买单 "

IBM 研究院负责芯片研发的副总裁 Huiming Bu 表示：每个人都要更高的性能，但没人想为电费买单。

这正是当前 AI 算力竞赛面临的现实，AI 芯片的能耗已经从技术问题演变为基础设施问题，部分数据中心项目因无法获得足够的电力供应而出现建设延期。

0.7 纳米技术提供的 70% 能效提升，直接对应了这一需求。

不过，IBM 本身已不再制造和销售芯片。它在纽约州奥尔巴尼的研发中心开发制造工艺技术，再授权给芯片厂商使用。

过去的被授权方包括三星和日本新成立的半导体公司 Rapidus。Huiming Bu 拒绝透露 0.7 纳米技术的潜在客户。

竞争方案上，比利时研究机构 Imec 正在推进另一种三维架构方案，通过逐层堆叠构建晶体管结构，已吸引多家芯片制造商的关注。

对于量产，IBM 给出的时间表是：NanoStack 技术最早在未来 5 年内实现量产。

IBM 的半导体路线图预测，借助 NanoStack 架构，芯片微缩至少还能延续十年。

参考链接：

[ 1 ] https://newsroom.ibm.com/2026-06-25-ibm-debuts-worlds-first-sub-1-nanometer-chip-technology

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