距离首次提出 " 韬（τ）定律 " 仅一个多月后，华为董事、半导体业务部总裁何庭波进一步补充和细化了以时间常数 τ 为核心的后摩尔时代全新缩放理论体系。

7 月 3 日，中国科学院科技论文预发布平台 ChinaXiv 最新公示论文，何庭波发布《面向多层级电子系统的时间缩微理论》（业内也称 " 韬定律 "）V2 版本。相较于 5 月 25 日发布的 V1 版本，新版论文在原有理论框架基础上，补充了大量工程落地细节、实测量化数据与产品演进路线。

在工程落地方面，V2 版本重点补充了 Logic Folding（逻辑折叠）技术中的 Gear Ratio（齿比）概念，它是指混合键合（Hybrid Bonding）连接间距与芯片顶层金属布线间距之间的比例关系。当这一比例接近 1 时，不同有源层之间的连接能够转向 " 单元级连续优化 "，这也是逻辑折叠能够突破传统 3D 堆叠局限、实现性能提升的核心工程基础。

与此同时，V2 版还新增了多代芯片的量产实测数据表，包括尚未正式公开的麒麟 2026、2027、2028 和 2029 等新一代处理器，它们的主频、架构与研发状态等关键信息都有了直观的展示。其中麒麟 2026 和麒麟 2027 均已完成流片，未来这四代麒麟 SoC（系统级芯片）均将采用逻辑折叠架构，麒麟 CPU（中央处理器）性能核心计划于 2029 年前突破 4GHz；AI（人工智能）芯片领域，2025 年的昇腾 910C、2026 年的昇腾 950 以及后续昇腾 990 仍将主要采用 Chiplet（芯粒）、2.5D 封装和混合键合等成熟技术路线；而到 2030 年前后，逻辑折叠将被首次引入。论文预计，到 2035 年，AI 硬件整体集成度有望较 2026 年提升 100 倍以上。

如果说 V1 回答的是 " 为什么摩尔定律之后需要新的缩放理论 "，那么 V2 更多回答的是 " 新的缩放理论应该如何在未来落地 "。

V2 版论文新增了什么？

过去半个世纪，摩尔定律的 " 几何缩微 " 推动了半导体行业的发展。如今这一行业发展范式已然失效：单纯的尺寸缩小带来的技术红利趋于枯竭，先进制程芯片的单颗设计成本突破十亿美元。

为跨越传统工艺路径的局限，何庭波在 5 月提交的 V1 论文中提出了 " 韬（τ）定律 "，并进行了详细的介绍。简单来说，芯片竞赛不再看谁 " 做得小 "，而是看谁让信号 " 跑得快 "。" 更小的晶体管，核心优势是开关速度更快；更密集的互连，优势是信号传输距离更短；更高的集成度，优势是数据跨模块交互更少。因此，应将时间本身作为核心衡量指标。" 何庭波认为，晶体管、电路、芯片、系统各层级，均可定义专属特征时间常数 τ，未来芯片优化的核心目标，应当是全局 τ 的缩减。

如果说 V1 更多停留在理论框架层面，那么 V2 更像一本设计说明书——增加了逻辑折叠、混合键合、统一总线、Hi-ONE 光互连等关键技术的结构示意图、工程参数和约束条件，试图说明这些技术不仅是概念设计，而是具备量产可行性的工程方案。

此外，V2 在保留 V1 整体技术路线的基础上，还进一步补充了麒麟未来数年的演进路线图。在手机芯片部分，华为已经形成至少覆盖未来四代产品的连续研发规划。其中，麒麟 2026 和麒麟 2027 已经完成流片，说明芯片已经制造出来并进入验证阶段，但还未必已经量产；而麒麟 2028 和 2029 则是流片前阶段。并且，从 2026 年开始，麒麟系列的架构将发生明显变化。2023 年— 2025 年，麒麟系列仍采用传统平面架构，CPU 性能核心主频每年仅提升约 0.05GHz 至 0.1GHz；从 2026 年开始，路线图显示麒麟全面转向逻辑折叠架构，主频预计提升至 3.1GHz，并在 2029 年达到 4GHz。

论文并未披露上述产品对应的具体工艺节点，而是试图证明，在不依赖先进光刻工艺持续演进的情况下，仍可以通过逻辑架构创新重新建立起性能增长。

为证明这一目标具备工程可行性，V2 版本披露了所需的关键工艺参数、设计方法和量产验证结果等。论文指出，逻辑折叠实现的关键并不只是 " 把芯片堆起来 "，而是在于实现足够低的 " 齿比（Gear Ratio）"。当混合键合间距接近顶层金属布线尺寸、齿比降低至 3 以下、并最终接近 1 时，3D 设计空间可由传统 " 宏块级离散优化 " 转向 " 单元级连续优化 "，从而实现更接近全局最优的垂直逻辑划分。这意味着传统 3D 堆叠不再只能按照功能模块进行分层，而是可以在更细粒度的电路单元层面进行设计优化。

与 V1 主要披露性能提升结果不同，V2 还公开了等性能条件下的实测对比数据。论文显示：与采用传统平面架构的麒麟 9030 Pro 相比，采用逻辑折叠架构的麒麟 2026，在相同工艺节点下，晶体管有效集成密度由 155 MTr/mm ² 提升至 238 MTr/mm ²；关键路径布线长度缩短约 30%；工作电压从 1.1V 降低至 0.9V，实现 41% 的功耗下降和 5.6% 的功率密度下降。

何庭波在 V2 论文中强调，目前已经量产的麒麟 2026 仍属于保守版逻辑折叠方案：混合键合间距为 1.5 微米，TSV（硅通孔技术）仅下移至顶层金属下一层，逻辑折叠也仅应用于部分关键路径，而非整个芯片。与 V1 相比，V2 进一步新增了下一代麒麟 SoC 三维结构示意图和键合界面截面图，以说明目前实现的仅是 Logic Folding（逻辑折叠）路线的第一阶段。按照论文规划，未来十年，该架构将逐步演进至三层、四层乃至更多有源层结构，TSV 也将进一步下移至 M6 金属层以下，从而释放超过 30% 的高层布线资源。

从 " 提升算力 " 到 " 缩短数据搬运 "

移动终端芯片之外，V2 论文另一项值得关注的变化，是更加完整地解释了 τ 定律如何从单颗芯片扩展到整个 AI 计算系统。

随着 AI 训练集群规模从数百颗芯片扩展到数万颗芯片，限制系统性能的瓶颈已经逐渐从单颗芯片算力转向数据传输效率。未来，AI 系统优化的重点将不再只是提升 GPU（图形处理器）或 AI 加速器本身的计算能力，而是尽可能缩短数据在芯片、服务器和机柜之间流动所需要的时间。

在具体实现路径上，V2 论文新增了多张示意图进一步阐述了 Unified Bus、Hi-ONE 以及 3D Folding 三项技术在系统中的分工与协同。Unified Bus 负责统一不同计算节点之间的数据传输协议，希望减少 PCIe、NVLink、以太网等多种协议转换带来的额外时延；Hi-ONE 则利用近封装光互连替代高速铜线，实现更高带宽、更低功耗的数据传输；3D Folding 则进一步把 HBM、高速 I/O 以及供电等资源从芯片边缘逐步扩展到整个芯片表面，提升系统整体集成度和通信效率。

何庭波认为，当前 AI 的能耗和成本，不是由计算本身决定，而是由数据决定。" 在大规模 AI 集群中，超过 80% 的系统能耗来自数据搬运，超过 70% 的系统成本用于数据存储。" 这意味着，在 AI 时代，缩短数据在芯片之间、机柜之间以及封装内部的传输时间，其重要性已经不亚于缩短芯片完成计算所需的时间。

此外，在 AI 芯片演进路线方面，论文进一步细化了昇腾未来十年的技术实现路径：2030 年前后，逻辑折叠将首次引入 AI 加速器产品，并逐步发展至 3D Folding 架构。" 未来需要通过逻辑折叠和 3D Folding，将供电、HBM 以及光互连逐步从芯片边缘扩展至整个芯片表面，以支撑更高集成度 AI 系统的发展。" 论文还预计，到 2035 年前后，在逻辑折叠、3D Folding、Unified Bus 和 Hi-ONE 等多项技术协同演进下，AI 硬件整体集成度有望较 2026 年提升 100 倍以上。

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