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如果说过去十年半导体行业的主旋律是 " 摩尔定律 "，那么当下最响亮的关键词一定是先进封装。

随着大模型参数从百亿级狂飙至万亿级，单纯依靠工艺微缩提升算力的路径正在逼近物理极限。一颗 AI 芯片要同时装下海量计算单元与高带宽内存，传统 2D 封装早已力不从心。于是，HBM+CoWoS 的黄金组合，几乎成了所有高端 AI 芯片厂商的必选项。

从英伟达的 Blackwell 架构 GPU，到 AMD 的 MI 系列加速器，再到云厂商自研的训练芯片——谁能拿到足够的 CoWoS 产能，谁才能在 AI 算力竞赛中真正站稳脚跟。

一场围绕台积电 CoWoS 封装产能的 " 卡位战 "，在全球芯片巨头之间悄然打响。

为什么非 CoWoS 不可？

CoWoS（Chip-on-Wafer-on-Substrate）是台积电研发的 2.5D 先进封装技术。简单来说，它不再把芯片和内存直接焊在基板上，而是通过高密度的 TSV（硅通孔）和微凸点，将 GPU/ASIC 等计算芯片与 HBM 内存芯片并排放置在一片中介层（Interposer）上，通过中介层内部密集的微细线路实现芯片间的高速互联，最后整体封装到基板上。

图源：大道至简不简单

为什么要多此一举？传统 PCB 电路板的线宽太粗，信号传输距离和速度都受限。一颗 GPU 往往需要同时连接多颗 HBM，带宽需求高达每秒数 TB，唯有硅中介层的超细线路才能负荷如此庞大的传输量。

2011 年，台积电正式推出 CoWoS，历经多轮迭代，目前已形成 CoWoS-S（整片硅中介层）、CoWoS-R（RDL 中介层）和 CoWoS-L（局部硅桥 + 有机基板）三类方案。其中 CoWoS-L 是当前主流方案——以 " 局部硅桥 " 替代超大单片硅中介层，在降低翘曲与成本的同时，支持更大的封装面积和更多的 HBM 堆叠。

这套架构的核心优势非常明显：

带宽提升：HBM 与 GPU 通过硅中介层直接互联，带宽可达传统 DDR 的数十倍，彻底解决 AI 训练中的 " 内存墙 " 问题；

功耗更低：信号传输距离大幅缩短，数据搬运功耗显著下降；

集成度更高：多颗 Chiplet 小芯片 + 多颗 HBM 可以在同一个封装内协同，突破单颗芯片的面积限制。

可以说，没有 CoWoS，或许就没有今天动辄数千亿参数的大模型训练芯片。

谁在抢 CoWoS？

根据摩根士丹利对供应链的调研预测，2026 年全球关键客户 CoWoS 晶圆总需求约为 138.4 万片，到 2027 年将飙升至 268.2 万片，两年近乎翻倍。这场产能争夺战的参与者，早已从单一的 GPU 厂商蔓延至整个 AI 算力产业链。

按关键客户划分的全球 CoWoS 产能需求预测

英伟达：仍是主角，但份额正在稀释

不难看到，英伟达（NVIDIA）仍是绝对主角。

2026 年英伟达对 CoWoS 的产能需求是 780 千片，2027 年跃升至 1200 千片，稳居第一。从 Hopper 到 Blackwell 以及最新的 Rubin 架构，每一代 GPU 都深度绑定台积电 CoWoS-L 工艺。

同时，CoWoS-R 主要用于英伟达的 Vera CPU 生产，预计出货量达 575 万颗，强劲的预订量表明 Vera CPU 出货量将近乎翻倍，对 CoWoS-R 产能需求也达 100 千片以上；CoWoS-S 则用于 Quantum 和 Spectrum 交换机芯片。

整体来看，英伟达一家就包走了台积电过半的 CoWoS 产能。

但值得注意的是，英伟达在整体需求中的占比将从 2026 年的约 56% 下降至 2027 年的约 45% ——绝对值在涨，但份额占比正在被稀释。这意味着，CoWoS 市场格局正在从英伟达 " 一家独大 " 走向多强并立。

AMD：2027 年最大黑马，增量直追英伟达

如果说英伟达是存量王者，AMD 就是最凶猛的追赶者。

AMD 在 2026 年的 CoWoS 产能仅 130 千片，2027 年暴增至 530 千片，400 千片的增量几乎与英伟达（442k）持平；主要驱动力来自 AMD MI 系列 AI 服务器芯片放量，以及 3D V-Cache 和 Chiplet 架构的大规模采用，让 AMD 对 CoWoS 的需求在一年内翻了三倍还多（增长 307%）。

据悉，AMD 在 2027 年重点产品为 MI455，年底少量生产 MI500（Arcadia）；针对 AMD 的 Venice CPU 领域，AMD 主要依靠 ASE/SPIL、Amkor 等非台积电的 CoWoS 工艺，产能从 5 万片激增至 27 万片，预计对应 675 万颗 CPU 产量，主要受 Agentic AI 需求驱动。

有趣的是，被 AMD 收购的 Xilinx 的 10k 片需求原地不动，这大概能说明增长全部来自 AMD 自有产品线的爆发，FPGA 产品线对 CoWoS 的需求似乎已饱和，或技术路线转向其他封装方式。

Broadcom 网络芯片稳健增长

2026 年，博通的产能需求是 300 千片，是 CoWoS 的第二大需求方；2027 年预计将增长至 484 千片（同比增长 61%），被 AMD 反超位列第三。

与前两者不同，博通的主力产品并非 GPU，而是高端网络交换芯片。AI 集群对 800G、1.6T 交换机的需求激增，推动博通的 Tomahawk 系列芯片全面转向 CoWoS 先进封装。此外，博通也在协助谷歌 TPU v7（Ironwood）和 v8i（SunFish），以及谷歌 TPU v7（Ironwood）和 v8i（SunFish）芯片的设计和代工业务，占用 CoWoS 产能。

联发科异军突起

联发科从 40 千片飙至 180 千片，增长 350%。联发科的爆发是这张榜单上最意外的看点，这家传统的手机芯片巨头正大举进军 AI 加速器市场，云端和边缘的 ASIC 芯片开始大规模采用 CoWoS，增速在所有头部客户中位列第一。

有供应商透露，联发科的 ASIC 业务主要是源于谷歌 TPU v8t（ZebraFish），预计对应 360 万颗出货量。

AWS：云厂商自研芯片稳步上量

AWS 两条自研芯片产品线（Annapurna 和 Alchip）合计需求从 88 千片增至 126 千片，反映出 Trainium 训练芯片与 Inferentia 推理芯片的持续迭代，代表着云厂商摆脱对单一 GPU 供应商依赖的决心，只是增速相对头部厂商更为温和。

Marvell 与 GUC：定制 ASIC 暗流涌动

Marvell 从 17 千片增长到 64 千片、GUC 从 14 千片增至 60 千片，分别增长 276% 和 329%。这两家的激增折射出一个趋势：定制化 AI ASIC 市场正在爆发。Marvell 的 DPU 与 AI 网络芯片、创意电子（GUC）的 ASIC 设计服务业务，都在大量消耗 CoWoS 产能。

越来越多的互联网公司选择自研 AI 芯片，而它们都需要通过设计服务厂来对接台积电的封装产能。

Cisco：传统赛道增长停滞

思科体量和增幅较小，需求仅从 5 千片增至 6 千片，反映出传统网络设备与中低端 FPGA 对高端 CoWoS 的拉动有限。这部分市场正在逐步被 AI 相关需求所挤压。

整体来看，CoWoS 的需求结构正在发生深刻变化：

AI GPU 阵营是基本盘：英伟达 +AMD+ 博通占据了绝大部分产能；

ASIC 与网络芯片是新增量：联发科、Marvell、GUC 受益 AI 交换机、高速互连芯片需求，封装需求翻倍增长，增速远超行业平均；

云厂商自研芯片是长期变量：虽然当前体量不算太大，但云端自研大模型芯片持续扩产，同时也代表着算力供应链去中心化的方向；

传统 FPGA/ 网络设备：Xilinx、Cisco 需求停滞，传统业务对高端 CoWoS 拉动有限。

从行业总量视角来看，全球头部关键客户对 CoWoS 的产能需求从 2026 年的合计约 138.4 万片，增至 2027 年合计约 268.2 万片，整体增长约 94%。两年间全球 CoWoS 晶圆需求近乎翻倍，印证了摩根士丹利对先进封装赛道高增长的判断。

当所有玩家都在往同一条赛道上挤的时候，产能紧缺的问题自然浮出水面。

产能瓶颈：

台积电跑得够快，但还不够

早已意识到 CoWoS 战略价值的台积电，已经在拼命扩产。

据数据统计，2022 年 CoWoS 月产能仅约 1 万片，2025 年已逼近 7 万片。随着台积电及其合作伙伴积极扩产，台积电的 CoWoS 月产能到 2026 年有望达到创纪录的 12 万至 14 万片晶圆，2027 年进一步增至 17 万片 / 月（部分规划显示 2027 年底产能将达 20 万片 / 月），扩产主要集中在台南和嘉义，扩产规模将大幅超过此前水平。

台积电在扩产 CoWoS 的同时，正积极推进行业领先的 CoPoS（Chip on Panel on Substrate）面板级封装技术，试点生产线预计 2026 年 6 月完成调试，最早 2028-2029 年实现大规模量产，以应对大尺寸芯片的封装需求。

台积电之外，其它阵营也在积极扩产：预计到 2027 年底，非台积电阵营（ASE/SPIL、Amkor 等）的 CoWoS 产能将扩张至每月 8 万片（80kwpm）。其中 ASE/SPIL 从 2026 年底的 30kwpm 增至 50kwpm，Amkor 从 20kwpm 增至 30kwpm，均侧重于 CoWoS-L 和 CoWoS-R。

能看到，行业供应结构开始从台积电单点主导，转向晶圆代工与封测厂并行扩容。UBS 预计，CoWoS 行业月产能预计将从 2026 年底 16 万片增至 2027 年底的 25 万片，一年增幅约 56%。这轮扩产背后，Rubin、AMD Venice、Google TPU 和 Amazon Trainium 正在同时增加封装需求。

与此同时，在未来 5 年内，台积电 CoWoS 将持续以每年放大尺寸的节奏发展，以整合更多的逻辑和 HBM。2026 年已生产全球最大的 5.5 倍光罩尺寸 CoWoS，良率超过 98%，后续整合 20 个 HBM 的 14 倍光罩尺寸 CoWoS 将于 2028 年量产，以及可整合 24 个 HBM、大于 14 倍光罩尺寸的版本，则于 2029 年就绪。

供应链透露，不仅 CoWoS 需求强劲，台积电的 SoIC 及 CoPoS 进度也很快，让设备供应链订单期望能见度直接到了 2030 年。例如台积电的 SoIC 产能也在持续扩产，此前预估 2027 年月产能约由 1 万片拉升至 2 万片，最新则传出上调至至 5 万片，英伟达包下大量产能。

然而，新增产能很快就会面对更大的订单池。

据 UBS 测算，CoWoS 产能总需求将从 2026 年的 130.7 万片增至 2027 年的 247.5 万片（上文摩根士丹利预测为 268.2 万片），一年增长约 89%，明显快于同期行业月产能增幅。

图源：UBS

据供应链透露，目前 CoWoS 供需缺口约 20%，预计到 2026 年底才能收窄至约 10%。另有机构测算，2027 年产能缺口可能扩大至约 70 万片，超过 30%。

有供应链厂商指出，即使 CoWoS 月产能上调至 20 万 + 片，也难以满足所有客户订单需求，加上仍存在扩产、垄断与美国本土制造等风险。很多客户已从先前几乎独供的台积电，将日月光、矽品科技、Amkor 等列为外溢订单对象，建立先进封装第二供应路径。

另一方面，扩产速度跟不上需求也存在其它原因：一方面工艺门槛高，CoWoS 涉及大尺寸硅中介层、TSV 通孔、微凸点键合等多项精密工艺，良率爬坡需要时间；另一方面，设备供应链长，先进封装所需的键合机、检测设备交期长达一年以上，不是有钱就能立刻扩产；同时，CoWoS 与 HBM 大多时候是绑定关系，SK 海力士、三星的 HBM 产能跟不上，CoWoS 产能再大也无法出货。

这就导致了一个尴尬的局面：台积电 CoWoS 产能在 2024-2026 年持续处于满产状态，订单能见度甚至已经排到了 2027 年。

在这种情况下，各大芯片厂商为了锁定产能，不得不提前一年以上与台积电谈判，甚至出现了 " 抢产能 " 优先级的行业潜规则。

还有一点需要关注的是，在 CoWoS 封装需求上升的同时，前端先进制程也在变紧。

UBS 指出，云端 AI 产品占台积电 N3 需求的比例将从 2026 年的 35% 升至 2027 年的 72%，两年平均产能利用率分别约 108% 和 109%。Rubin、Vera CPU、Google TPU 与 Trainium 都要先获得 N3 晶圆，随后才能进入 CoWoS 环节。

在这个过程中，客户结构也在快速变化。英伟达占台积电 N3 产能的比例预计从 2026 年的 10% 升至 2027 年的 30%，Broadcom 从 10% 升至 16%；同期 Apple 占比从 38% 降至 14%。虽然消费电子仍有需求，但云端 AI 正明显提高对先进制程和后端封装的双重占用。

因此，CoWoS 供给能否跟上，取决于这些环节是否都能按同一节奏爬坡。

2027 年底 25 万片的行业月产能目标，需要先进制程晶圆供给、OSAT 全流程良率、键合与量测设备交付同步兑现，也要等 Rubin、Venice 和 TPU 按计划放量。需求来自更多客户后，CoWoS 摆脱了对单一 GPU 周期的依赖，却增加了产品组合和排期复杂度。

近期业界有声音传出，台积至今仍未确立设备商的订单分配，供应商如坐针毡，担心形成降价抢单氛围，同时设备下单至生产出货时程，至少 7~9 个月，业内担心可能难以如期交付设备。

此外，比产能更棘手的问题是技术与成本瓶颈。

据悉，CoWoS 依赖的硅中介层面临成本高、尺寸受限、易翘曲三大难题。12 英寸硅中介层单片成本逾百美元，占整体封装成本一半以上。尤其是随着 AI 芯片越做越大—— NVIDIA B200 的封装面积已达单片硅中介层承载极限的 3 到 4 倍——硅中介层的尺寸瓶颈已难以回避。下一代 Rubin GPU 尺寸更大，目前只能靠 " 局部硅桥 + 有机基板 " 的方式应急。

英特尔、三星 " 磨刀霍霍 "

CoWoS 产能吃紧，也给了竞争对手机会。

CoWoS 并非 2.5D 封装的唯一答案，竞争对手们正在加速布局自己的替代方案。尤其是在先进制程领域鏖战多年的英特尔和三星，在先进封装这块巨额的市场蛋糕与产能缺口面前，磨刀霍霍。

英特尔的 EMIB 与 Foveros

英特尔拥有自己的 2.5D/3D 封装技术矩阵。

其中，EMIB（嵌入式多芯片互连桥接）技术正积极抢占市场。与 CoWoS 不同，EMIB 通过局部嵌入式硅桥替代全尺寸中介层，实现芯粒间局部高速互连，良率更高，成本大幅降低。

图源：岐人复盘

对比 CoWoS，EMIB 硅用量仅其 1/3-1/5，单颗成本低 30%-50%；EMIB-M 已支撑 6 倍光罩尺寸，预计 2026-2027 年达 8-12 倍；热膨胀失配风险低，翘曲问题少，良率已突破 90%。

EMIB 工艺也在不断演进迭代：

EMIB（一代）：基础硅桥，面向 CPU+GPU/HBM 一般异构集成。

EMIB-M（Matrix）：多桥阵列。当前 6 倍光罩，2026-2027 年目标 8-12 倍，瞄准超大规模多芯粒 AI 芯片。

EMIB-T（Through-Silicon-Via）：硅桥引入 TSV 实现垂直供电。电源与信号从封装底面直达芯片，抑制 DC/AC 噪声串扰，契合 AI 加速器与数据中心芯片对带宽和功耗的严苛要求。后段良率已爬至 90% 以上。

EMIB+ 玻璃基板：2026 年初首发，78 × 77mm 巨型封装（2 倍标准光罩），"10-2-10" 堆叠（800 μ m 厚玻璃芯 + 上下各 10 层 RDL=20 层电路），定位 HPC 与 AI 服务器。

在市场进展方面，2026 年英特尔 EMIB-T 封装已拿下 Google 下一代 TPU 的订单；英伟达下一代 GPU Feynman 也计划导入 EMIB；Meta 也计划在 2028 年的 CPU 中采用；SK 海力士正与英特尔合作测试 EMIB，以降低对 CoWoS 的依赖。

近日，英特尔宣布任命李锡熙为 Intel Foundry 执行副总裁，负责先进封装、系统集成、后端技术开发和后端制造，并直接向 CEO 陈立武汇报。

这一任命的核心意义在于，Intel 正在把先进封装提升为 Foundry 业务的重要增长点。AI 加速器通常需要把逻辑芯片、HBM、I/O 芯片和其他 Chiplet 集成到同一封装中，封装平台能力直接影响客户是否愿意采用 Intel Foundry。Intel 将后端封装独立强化，有助于其在 18A、14A 和后续制程之外，提供更完整的系统级制造方案。

对全球格局而言，Intel 并不只是希望在前道制程上追赶台积电，也在试图通过 EMIB、Foveros、EMIB-T 和混合键合等后端技术，吸引 AI ASIC、HPC 和云服务客户。先进封装可能成为 Intel 重新进入高端客户供应链的切入口。

有业内人士表示，EMIB 正从 CoWoS 替代选项跃迁为 AI 大芯片时代的封装第二极，其 " 硅桥 + 玻璃基板 " 的双线演进正在制约 CoWoS 的溢价空间。

Foveros 则是 Intel 真正的 3D 堆叠技术，可实现逻辑芯片叠逻辑芯片。随着英特尔 IDM 2.0 战略推进，其封装业务也开始对外接单，直接对标台积电 CoWoS 和 SoIC。

三星的 I-Cube

三星的竞争优势在于其能够提供从 HBM 制造、逻辑制程代工到先进封装的完整 " 交钥匙 " 方案。

三星的 SAINT（Samsung Advanced Interconnect Technology）家族涵盖了 I-Cube（2.5D）和 X-Cube（3D）技术，背靠自身 HBM 内存产能优势，三星正在全力争取 AI 芯片客户的封装订单，试图形成 " 内存 + 封装 " 的一体化竞争力。

图源：冷酷的岩石

I-Cube 利用硅中介层集成逻辑芯片与 HBM，目前已能支持多达 8 个 HBM 堆栈的集成。针对下一代 HBM4，三星正积极推进混合键合技术，以取代传统的微凸点堆叠，旨在提升热耗散能力并缩减封装高度。三星计划到 2026 年将其 HBM 月产能大幅提升至 25 万片，以期在高性能 AI 加速器市场夺回主导权。

不过有行业人士表示：" 采用三星 2.5D 封装平台的客户，要么出货量很小，要么只是几个月的短期项目。在先进封装决定芯片性能的时代，三星亟需加强这一领域的竞争力。"

对此，三星正将 2.5D 封装的技术路线从传统的晶圆级封装（WLP）转向面板级封装（PLP）。PLP 使用方形大尺寸面板，面积利用率高，生产效率优于圆形晶圆。随着 AI 芯片尺寸不断增大，PLP 的适用性将进一步提升。三星正在推进将 Cube 技术从 WLP 改为 PLP，并着手开发面向超大芯片的 " 系统级面板（SoP）"，目前开发尺寸为 415mm × 510mm。

行业玩家的多元路线

此外，ASE（日月光）、Amkor（安靠）等封测巨头也在发展类似的 2.5D 封装方案，虽然在最尖端性能上与 CoWoS 尚有差距，但在成本与产能灵活性上具备优势，正在蚕食中高端市场。

例如，日月光推出的 VIPack ™平台旨在支持从扇出型芯片封装（FOCoS）到共封装光学（CPO）的全方位异质集成需求。为了应对 AI 爆发带来的产能短缺，日月光计划在 2025 年投入超过 60 亿美元的资本支出，重点在高雄及中科厂区扩充类 CoWoS 产能。日月光还展示了先进的硅光子技术，通过将光学引擎直接集成在封装基板上，大幅提升了 AI 数据中心内部的数据传输效率。

安靠作为全球第二大 OSAT，其战略重心在于与先进制程代工厂的紧密绑定。安靠与台积电签署了谅解备忘录，将在其亚利桑那州新厂为台积电提供封装与测试支持，从而缩短晶圆跨太平洋运输的周转时间。安靠在高性能计算领域的研发重点包括 RDL 中介层技术和桥接技术（如 Connect-S），目前已有多家计算与网络客户进入资格认证阶段，预计 2026 年实现大规模量产。此外，安靠在高密度扇出（HDFO）领域具有显著优势，能够为下一代智能手机和车载 ADAS 系统提供轻薄且高效的互连方案。

这些路线并非完全竞争和互相互斥，而是针对性的服务于不同应用。高端 AI GPU 更重视带宽、良率和成熟度；定制 AI ASIC 可能更重视成本、供货弹性和多供应商策略；消费电子和边缘 AI 产品则更重视尺寸、成本和批量制造能力。

可以预见，未来的先进封装市场不会是台积电一家独大，而将呈现多技术路线、多供应商并存的格局。

中国先进封装如何破局

当先进封装被攥在少数几家厂商手中时，国内半导体产业自然也无法置身事外。CoWoS 的产能紧缺与技术壁垒，恰恰折射出中国在先进封装领域加速突破的紧迫性。

好消息是，国内正在全力追赶，且在先进封装赛道并非从零起步。

长电科技、通富微电、华天科技等封测巨头均已布局 2.5D/3D 封装、Chiplet 等技术路线，部分产品已进入量产阶段。例如，长电科技 2026 年 6 月宣布投资 78 亿元在上海临港建设高端先进封装工厂，聚焦 2.5D/3D 堆叠、HBM3e、Chiplet 与 CPO 四大方向。

此外，盛合晶微、甬矽电子、晶方科技等本土企业，也正在通过各具特色的先进封装能力，提升本土供应链价值。大基金三期已将先进封装列入重点支持方向。

与台积电 CoWoS 相比，中国厂商在最高端 AI GPU 封装中或许仍存在 HBM 协同、良率控制和客户生态差距，但在国产 AI 芯片和特色应用中具备更强的本地客户贴近度。

更重要的是，Chiplet 架构的普及为国内产业提供了一个 " 换道超车 " 的窗口。当芯片不再追求单颗极致大，而是通过多颗小芯片拼接实现高性能，封装的价值占比将持续提升——这恰恰是国内封测产业积累深厚的领域。

CoWoS 的争夺战，远未结束。

台积电在扩产，英特尔、三星、日月光在追赶，国内在奋力突围。谁能在先进封装这场竞赛中笑到最后，将深刻影响未来十年的 AI 芯片格局。而对于国内产业来说，这既是挑战，也是不容错过的历史机遇。

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