快科技 7 月 25 日消息，SK 海力士正通过位于美国加州圣何塞的子公司招募 3D 堆叠式 DRAM 逻辑设计工程师。这项技术的目标，是把 DRAM 芯片直接垂直堆叠在手机 SoC 等逻辑芯片之上，从封装层面解决端侧 AI 的性能瓶颈。

当前手机端侧 AI 的瓶颈不在芯片算力，而在内存。苹果 A19 Pro 的内存带宽仅 75.8GB/s，标准 LPDDR 内存位宽有限，难以高效承载大型端侧 AI 模型推理任务。

传统 PoP 封装只是将两颗芯片上下简单堆叠，而 3D 堆叠方案能大幅缩短内存与处理器之间的物理距离，同时建立更多短距离 I/O 连接。带来的直接好处是：带宽提升、延迟降低、功耗下降、空间利用率更高。

SK 海力士在招聘公告中明确表示，正在寻找能够与美国客户紧密合作、主导 3D 堆叠 DRAM 逻辑芯片联合设计的优秀人才。这家客户很可能是苹果。

多方信息显示，苹果 A20 Pro 计划弃用沿用多年的 InFO-PoP 封装，转向台积电 WMCM（晶圆级多芯片模块）封装。这种方案不采用硅中介层，直接通过 RDL 实现 SoC 与 DRAM 之间的高密度互连。A20 Pro 很可能成为 SK 海力士 3D 堆叠 DRAM 的首发平台。

除了 SK 海力士，高通正在开发用于 NPU 的 3D DRAM，并与长鑫存储合作。三星则在研发低延迟宽 DRAM（LLW），模拟 HBM 集成方式，目标带宽比 LPDDR5X 高出 150%。多家内存厂商都在向这一方向发力。

需要注意的是，这项技术仍处于研发阶段。SK 海力士刚刚启动工程师招募，距离量产还有一段距离。

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