(来源:智能计算芯世界)
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本文为 ISCAS 华为海思昇腾和鲲鹏处理器首席架构师夏晶分享,详细解读版本请参考文章 "2026 ISCAS:华为数据中心芯片设计和实践 "。
大家一聊到芯片就会下意识地想到工艺节点:7nm、5nm、3nm,好像只要制程朝前走,性能就天然地提升了。但现在大家都知道了,故事没那么简单。摩尔定律本身已经变缓了,当然我们也遇到了更多的困难,但这绝不意味着前进的步伐也会停滞,只是那个 " 单一维度演进 " 的时代结束了——时代变了。
空间和时间,在芯片设计里面一直都是一体两面。即使没有了空间的微缩能力,也绝不代表着我们失去了性能提升的可能,因为时间尺度的微缩才是一条无限可持续的道路。
这就是我今天要讲的 t 定律 ( Tau Law ) , 我们也把它称为 " 逻辑折叠之路 "。
鲲鹏 950 的三大技术要点
这个芯片折叠跟传统的 Chiplet 就是不太一样的。所以我打开鲲鹏 950 的具体实践,大家都能看出来:它并不是吧唧一下把两个芯片一贴,性能就提上去了。
我们实际上要想办法把更短更密的互联还有丰富的线资源充分地发挥出来。这几个点我今天只是简单介绍一下,因为它后面详细的方法我们后面会有篇论文去描述。
一是时钟同步。刚才我们看到麒麟也是折叠的,但是这整个芯片折叠下来是全局只有一个时钟。因为以前 Chiplet 的 跨 Die 的时候都是有异步时钟、还有扇出的一—这其实都是高性能设计的一个致命伤。但是靠着芯片折叠,我们在垂直方向有又短又丰富的互联资源,我们直接设计了全局的 3D 的时钟网络。
我们实际上是把 Clock Mesh 放在了下面,然后朝上拉 Tap, 然后上层的 Core 以小颗粒 Mesh 的方式按需接入,同时精细地管理好时钟树的时延,拉平这个 Clock Skew。最终我们实现的是上下两层的 2.5G 全域的同步,800 平方毫米的面积,跨 Die 的延迟只需要一个 cycle。这是传 统 Chiplet 在物理上所无法实现的——我们彻 底消除了时钟层面的偏差。
二是高速互联。我们依托堆叠的红利打造了 Sky Bridge 高速互联信号。其实我们知道一个事——金属线不是越细越好,它其实是越粗、电阻越小、信号才跑得越快。所以这个事情天生就是跟摩尔定律相反的。但是在过去,因为粗线,所以你的数量就很少,只能传输一些关键信号。但是折叠之后呢,你看我多少资源 ? 我总共上面 14 层、中间两层、下面 12 层,我总共有 28 层 Metal。关键是这 28 层 Metal 里面我上面有两层 MZ、中间两层 MZ、下面两层 MZ,我偷偷里有六层的厚 Top Metal ——整整六层。那这六层金属可以让我整个芯片的片上总线都可以通过定制的大 Buffer 直接走顶层金属做全局的互联通路。
就像我在一个城市里面直接堆了六层的高速公路。
而且这个东西是 2.5G 的,就刚刚说的一样—— 2.5G 寄存器到寄存器最长一拍,寄存器到寄存器最长是 4000 微米,, 也就是 4 毫米。这是啥意思呢 ? 也就是这个公路的限速是 1 万公里每秒。从芯片的一侧到另一侧,800 平方毫米的芯片,从一侧到另一侧传过去是三纳秒。这也就意味着我们利用 Z 轴的扩展,把原本芯片的 X 轴和 Y 轴的交互也大幅缩短了延迟——这也是 t 定律的时间微缩。
三是供电的优化。我们设计了 3D 的阵列式、可编程的供电架构。供电线我们采用了横纵交错的、像竹席一样的编织排列方式,它可以灵活地划分成多个区域,我们中间可以断掉,它可以支持 Die 的上下堆叠。我们可以实现不同的工艺,并且 96 个大核或者 144 个小核、96 个小核—— CPU40 个综合规格可变,因为供电的 LDO 可编程。
结束语:折叠的力量
最后我想用一个大家都很熟悉的俗语来结束今天的分享:一张 A4 纸,薄得没有厚度。但如果你把它对折再对折,你对折 42 次的时候,它的厚度足以跨越地球到月球。
这就是折叠的力量——它不是一个线性的累积,而是一个指数级的裂变。T 定律的时代才刚刚开始。就像大自然中那些无序的氨基酸,通过不断的精准有序的蛋白质折叠,可以形成一个个完整鲜活的生命体,绽放出生命的力量一样。希望我们也能把这些原本零散、平铺、冗余的硬件不断地重构、规整、优化,让它蜕变为高效智能的算力生命体,完成算力的深度进化与持续生长。
温馨提示:AI、芯片、半导体、大模型等 "99 个技术专栏 ",请参考智能计算芯知识。


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