原标题：先进封装，迈入新战场

近日，笔者在《谁在抢 CoWoS？》一文中梳理了全球 AI 芯片巨头对 CoWoS 封装产能的激烈争夺。从英伟达、AMD 到博通、联发科，乃至云端大厂的自研芯片团队，无一不在疯狂争夺台积电的 CoWoS 产能——需求从 2026 年的约 138 万片晶圆激增至 2027 年的超 268 万片。可见，先进封装已然成为算力产业竞争的核心话语权抓手。

就在 CoWoS 如日中天之际，一种旨在解决其深层痛点、面向更大尺寸芯片时代的下一代封装技术—— CoPoS，已悄然就位。

7 月 18 日，在 WAIC 2026 上，国内 AI 芯片领军企业燧原科技与上海先封科技联合发布了国内 * 面向 AI 算力芯片的玻璃基板 CoPoS 先进封装样品，首次将国产自研高端 AI 算力芯片与国产化 CoPoS 先进封装核心技术深度融合，引发业界高度关注。

另一边，台积电作为先进封装的 * 霸主，早已将 CoPoS 纳入长期技术蓝图，搭建专属试产线、联动全球供应链推进验证，台积电在法说会上的分享，更是完整勾勒出 CoPoS 从试产到量产的清晰时间线，更被视为这条技术路线最关键的注脚。

从 CoWoS 到 CoPoS，仅一字之差，却可能意味着半导体封装产业的一次结构性跃迁。

CoWoS 很好，但不够

要理解 CoPoS，需先先从 CoWoS 说起。

众所周知，CoWoS 是 2.5D 先进封装的标杆，之所以成为 " 兵家必争之地 "，根本原因在于它解决了 AI 芯片的集成难题：将 GPU/CPU 裸片与 HBM 高带宽存储通过硅中介层（Interposer）高密度互联，封装在一个超大尺寸的统一基板上。

然而，这套方案虽然性能 *，但挑战也日益凸显：

成本高企：硅中介层本身成本不菲，占整体封装成本一半以上。

尺寸受限：受限于 12 英寸晶圆的尺寸，能承载的芯片面积有上限。随着 AI 芯片越做越大（如英伟达 B200 面积已超 800mm ²），在圆形晶圆上切割方形芯片会造成严重的面积浪费，材料利用率不足 70%。

翘曲风险：硅芯片与有机基板的热膨胀系数（CTE）严重不匹配（硅约 2.7ppm/ ℃，有机基板约 16ppm/ ℃），大尺寸下极易翘曲，影响良率。

图源：TSMC

CoPoS 正是为解决这些问题而生，其全称是 Chip-on-Panel-on-Substrate，是针对 CoWoS 痛点迭代出的新一代面板级先进封装技术。顾名思义，CoPoS 与 CoWoS 的 * 区别在于：将原本作为中介层的圆形硅晶圆（Wafer）替换为方形面板（Panel）。

在 CoWoS 方案中，芯片被放置在圆形硅中介层上，再整体封装到基板上。而 CoPoS 则采用大型方形面板作为重布线层（RDL）的载体，芯片先被安置在面板上，完成互联后再封装到最终基板上。

CoPoS 封装架构示意图

据全球 *AI 模型 API 聚合平台 OpenRouter 数据显示：2026 年上半年，AI 模型周 Token 调用量从 1 月的 6.4 万亿，暴增至 7 月的 46.7 万亿——半年增长超 7 倍。

图源：OpenRouter

Token 调用量激增的背后，是超大规模 AI 芯片 " 更大面积、更高互连、更低成本 " 的 * 封装需求。当芯片封装面积从 3.3x 光罩向 9x 跃进时，传统晶圆级方案已难以满足。CoPoS 板级高密封装正成为行业突破性能和成本双重瓶颈的关键路径。

用一个形象的比喻：CoWoS 好比从圆形披萨上切出长方形的披萨片，无论如何切割，圆形边缘总会产生大量边角废料；而 CoPoS 则是直接在方形烤盘上铺满披萨，几乎没有浪费，单位面积产出大幅提升。

根据行业分析，CoPoS 相较 CoWoS 的核心优势体现在以下几个方面：

面积利用率飞跃式提升

12 英寸圆形晶圆的有效面积利用率约为 70% 上下，而方形面板的利用率可高达 95% 及以上。以 510 × 515mm 面板为例，其有效面积约为 12 英寸晶圆的 4.5 倍。这意味着同样一块底板，CoPoS 可以放置更多的芯片和 HBM 堆叠，直接降低单位面积的封装成本。据估算，CoPoS 可将单位面积成本降低 20%-30%。

封装尺寸天花板大幅抬升

CoWoS 受限于圆形晶圆尺寸，目前 * 封装尺寸约为 5.5 倍光罩面积。而 CoPoS 采用方形面板后，可支持超过 9.5 倍光罩面积甚至更大的超大封装尺寸，为下一代 AI 芯片的进一步提升预留了充足空间，是支持多颗 HBM 堆叠和 Chiplet 集成的关键路径。

产能瓶颈的根本性突破

当前 CoWoS 产能紧张的核心瓶颈之一，正是 12 英寸晶圆的物理限制——每片晶圆能产出的芯片数量有限，且晶圆级封装的设备产能受限。转向面板级封装后，不仅单面板产出量数倍于晶圆，更重要的是，面板级封装可以复用或改造显示面板行业的既有产线（如已折旧完毕的大世代面板生产线），为产能快速扩张提供了全新路径。

玻璃基板的天然优势

CoPoS 的长期演进方向是玻璃核心基板（Glass Core Substrate）。玻璃具有天然的低翘曲性、高尺寸稳定性、优异的电气绝缘性能和更精细的布线精度，特别适合高频高速信号传输场景。互连密度有望达到有机基板的 10 倍。相比有机基板，玻璃基板在高算力芯片的散热管理和信号完整性方面表现更优。

对于整个半导体产业链而言，CoPoS 的出现意味着封装环节从晶圆厂的附属工序升级为独立的战略高地，面板厂商、封装设备商、材料供应商都将迎来新的增长曲线。

CoPoS 竞速，谁在卡位？

台积电：审慎而坚定的领跑者

作为全球先进封装领域的 **，台积电对 CoPoS 的布局最为系统且深入。

据了解，台积电已搭建 CoPoS 试点试验线（Pilot Line），进入设备与工艺联合验证阶段，同步推出覆盖 310 × 310mm、515 × 515mm、750 × 620mm 的多规格方形面板方案。2026 年作为关键验证期，2027 年启动试产，2028 年下半年进入量产阶段。

作为行业风向标，台积电在近期法说会上明确了 CoPoS 的进展。董事长魏哲家表示，CoWoS 仍是主流，但台积电正开发 CoPoS 这一 " 替代方案 " 以降低成本，并与基板供应商合作。关键的进展是：一条试产线正在建设中，预计约需 1 年时间成熟，2027 年下半年启用 510 × 515mm 量产规格面板开展客户联合验证，之后可投入生产。这与此前 2027 年试产、2028 年下半年量产的规划吻合。

据消息透露，嘉义 AP7 厂区规划为核心量产基地，计划 2026 年 6 月完成，2028 年底至 2029 年实现大规模产能释放；美国亚利桑那先进封装厂同步配套 CoPoS 产线，规划在 2029-2030 年引入 CoPoS 产能；同时台积电坦言，即便 2028 年启动量产，仍需 2-3 年才能形成充足供货规模；而集成玻璃核心基板的完整 CoPoS 工艺量产时点则定在 2030 年之后。

另据 DigiTimes 消息，台积电已在采钰龙潭厂区搭建 CoPoS 试验产线，嘉义 AP7 厂区规划增设第二条试验产线；美国厂区的 CoPoS 量产产线也同步在建。

产能规划方面，台积电台湾厂区预计 2028 年实现小规模量产，实现月产出不低于 500 Panel 规格 CoPoS 封装产品；2029 年加速扩产，年末月产能提升至 1.2 万 Panel；2030 年月产能同比增长 241%，达到 3 万 Panel；2031 年月产能同比增长 177%，增至 5.3 万 Panel。

有供应链透露，英伟达预计将成为 CoPoS 的首发客户，下一代 Feynman 系列 GPU 已纳入 CoPoS 适配规划，其中初代产品预计 2028 年先行搭载 3D 堆叠与 SiC 载板散热方案；2029 年推出的 Feynman Ultra 版本，则有望全面落地 CoPoS 封装技术，利用其更大的封装面积来容纳更多的 GPU 芯粒与内存。

此外，AMD、博通、谷歌 HPC 芯片等也同步开展前期技术对接，现有 CoWoS 客户将分阶段向 CoPoS 切换。

能看到，台积电的介入，为 CoPoS 进行了最强背书，并拉动了整个供应链。据媒体报道，首批 CoPoS 设备测试样机已进驻台积电子公司采钰科技，包括佳能、DISCO、应用材料、泛林集团等在内的设备厂商已全面卡位，进入验证阶段。

不过，据 DigiTimes 报道，台积电对 CoPoS 供应链实施了严格的保密控制，要求台湾本地的设备和材料合作伙伴限制信息共享，部分技术预计在量产后的数年内仅供台积电 * 使用。

分析师郭明錤也特别提示行业风险：当前参与 CoPoS 验证的基板、设备厂商并非最终量产供应商，仅停留在概念、未参与实机测试的企业大概率会被供应链洗牌，产业链格局将随产线验证完成重塑。

这种 " 生态锁定 " 策略，意在将 CoPoS 打造为继 CoWoS 之后的又一道竞争护城河。

国内力量：燧原科技与先封科技率先 " 抢跑 "

最令业界意外的是国内厂商的速度。

7 月 18 日，在 WAIC 期间，燧原科技联合先封科技发布了中国 * 基于 CoPoS 技术的 AI 芯片样品。燧原科技声称，其 CoPoS 方案比台积电公布的同路线量产时间表提前了至少两个季度，标志着国产先进封装正从 " 有无 " 问题进入 " 快慢 " 的角力阶段。

据先封科技技术团队介绍，该封装样品综合应用了多项前沿技术：以玻璃基板作为核心载体，通过物理气相沉积（PVD）技术构建多层金属互连结构，结合面板级光刻图案化工艺实现微米级线路精度；同时采用精密电镀增层、化学蚀刻金属牺牲层、面板级 RDL 设计，有效提升信号传输效率与封装密度。

值得关注的是，研发团队针对高算力芯片的散热与结构稳定性需求，专门开发了翘曲控制低应力塑封工艺，通过绝缘层狭缝涂覆技术优化热传导路径，并采用微米级贴片技术与表面研磨成型切割工艺，确保芯片在高速运算场景下的长期可靠性。

业内专家指出，该样品在信号完整性、功耗控制等关键指标上已达到国际先进水平，且通过了多项严苛测试验证，综合性能满足下一代 AI 训练芯片的封装需求。

这一 " 抢跑 " 的意义在于验证了国内面板级封装产业链的工程可行性，尤其是国产封装设备在精度和稳定性上已能支撑 AI 芯片级别的需求。虽然样品到量产仍有距离，但它释放了一个强烈信号：在新一代封装技术的起跑线上，国内企业已不再只是跟随者，而是具备了阶段性并行甚至局部 * 的能力。

整体来看，CoPoS 已并非遥远的未来技术，而是已经处于从实验室走向产线的关键阶段。2026-2027 年将是设备验证和工艺磨合的窗口期，2028-2029 年有望迎来首批商业化产品出货。

从产业格局角度，CoPoS 的出现正在重塑先进封装的竞争逻辑：

从晶圆级到面板级：封装产业的控制点从圆形晶圆转向方形面板，面板厂商的角色从旁观者变为参与者；

从单一工艺到系统生态：CoPoS 涉及玻璃基板、TGV、面板级光刻、翘曲控制、RDL 设计等一整套技术体系，生态壁垒远高于单一工艺节点；

从成本优化到架构重构：CoPoS 不仅降低了封装成本，更重要的是为 AI 芯片的架构设计打开了新的想象空间——更大封装面积、更多 HBM 集成、更复杂的 Chiplet 互联。

当然，CoPoS 也并非 * 解。英特尔的 EMIB、玻璃芯基板，三星的 FOPLP 方案，以及更远的 CoWoP 等路线也在并行发展。但 CoPoS 作为台积电钦点的 CoWoS 正统演进方向，无疑占据了下一代先进封装竞赛最有利的跑道位置。

CoPoS 技术演讲路线

据奕成科技报道，从产业发展现状来看，CoPoS 技术正沿着三个技术演进层次逐步演进：

阶段一：方形临时载板替代 , 解决 " 成本、产能与大尺寸集成 " 问题。

采用大尺寸方形临时载板（Panel）替代传统 12 英寸圆形晶圆载板，主要目标是提升材料利用率和产能。 通过方形载板，单次制程面积利用率显著提高，产能可提升至 4-6 倍，从而在短期内可有效降低大尺寸封装成本，中期缓解产能紧缺，长期解决大尺寸系统集成问题 , 这是 CoPoS 从实验室走向规模化制造的关键起步。

阶段二：玻璃芯基板引入，解决 " 大面积翘曲与高频信号损耗 " 问题

引入玻璃芯基板置于两层 ABF 增层之间，逐步替代传统全有机基板。与有机 ABF 基板相比，玻璃基板具备更低的介电损耗、更优的表面平整度，以及与硅高度匹配的热膨胀系数（CTE）。配合玻璃通孔 TGV（Through Glass Via）技术，玻璃从单纯的支撑材料升级为具备垂直互联能力的平台，显著提升了大尺寸封装的高密度互连能力和信号完整性，解决了有机材料在大面积下易翘曲、信号损耗高等难题。

阶段三：玻璃中介层（Glass Interposer）应用，解决 " 异构集成的中介层性能提升 " 问题

进一步演进至以玻璃中介层（Glass Interposer）为核心的方案，真正发挥玻璃基板的全部潜力。 此阶段可实现更低的信号损耗和更好的整体成本优势。TGV 技术成为核心使能要素——只有具备高可靠、高密度 TGV 工艺，玻璃才能真正作为活跃的中介层承担复杂 3D/2.5D 异构集成任务。

综合来看，TGV 是 CoPoS 迈向超大规模 AI 封装的关键技术，行业共识明确：通过玻璃基板 + 高密度 TGV，可有效解决传统有机载板在热机械可靠性、信号完整性和大尺寸经济性上的根本限制，将成为下一代 AI、HPC 和数据中心芯片封装的主流路径，也是目前头部厂商共同布局的方向。

CoPoS 挑战尚存，跨不过去就是 " 纸面规划 "

尽管 CoPoS 的前景令人振奋，但从技术验证到规模化量产之间，仍有诸多挑战需要克服。

翘曲控制：这是从晶圆级到面板级封装最核心的物理难题。面板尺寸越大，热加工过程中的翘曲（Warpage）问题就越严重。在 510mm × 515mm 甚至 750 × 620mm 的大面板上，多层 RDL 和 HBM 堆叠带来的热应力会导致面板发生形变，直接影响光刻曝光和对位精度，进而降低良率。摩根士丹利分析指出，若 2027 年面板良率无法突破 85% 的门槛，量产时间表可能被迫推迟。

台积电董事长魏哲家也坦承，CoPoS 的技术难度显著高于 CoWoS，尤其是在大尺寸面板的工艺均匀性控制方面。

信号完整性与可靠性隐忧：面板级封装的 RDL 走线更长，边缘效应更显著，可能导致信号完整性（Signal Integrity）劣化，特别是尾部延迟（Tail Latency）问题。对于 AI 训练芯片这类对延迟极度敏感的应用，CoPoS 是否能在性能上完全媲美甚至超越成熟的 CoWoS 硅中介层方案，仍需大量实测数据验证。

均匀性控制难题：面板级封装的核心挑战，在于如何将半导体制造中成熟的纳米级精度控制，复刻到分米级的超大尺寸基板上。以化学机械抛光（CMP）工艺为例，传统晶圆旋转涂覆工艺无法适配大板，当处理面积从直径 300 mm 的圆形扩展至 310 mm 的方形，抛光液流动均匀性偏差会从 ± 2% 陡增至 ± 15%，直接导致铜互连层厚度波动超过 50 纳米，直接导致 RDL 布线对位偏移，大幅降低良率，专用大板涂覆、动态翘曲校正设备仍处于验证阶段。

玻璃基板的技术瓶颈：玻璃核心基板被视为 CoPoS 的 * 形态，但其商业化面临多重技术障碍：

TGV（玻璃通孔）工艺：在薄薄的玻璃上制作几十万个深宽比极高的通孔，并实现无缺陷的铜填充，同时避免玻璃开裂，是目前业界公认的难点。激光钻孔时的能量波动会导致通孔尺寸不一致；钻孔过程中可能产生微裂纹；小于 10 μ m 的通孔内化学镀液渗透困难；量产环境下的高精度动态对位也是巨大挑战。TGV 的质量直接决定了芯片互连的电气性能和长期可靠性。

纳米级平整度：虽然玻璃本身比有机基板更平整，但在超过 500 × 500mm 的大面板上维持纳米级平整度极为困难。

CTE（热膨胀系数）失配：玻璃、金属、芯片等多层异质材料的热膨胀系数差异，会在加工过程中引发翘曲，影响良率。因此，在大面积玻璃面板上要确保多层不同材料（玻璃、ABF 增厚层、铜线路）在多次高温工艺后整体形变极小，对设备温控均匀性、材料匹配和应力模拟提出了极高要求。

设备与产线转换成本：从圆形晶圆转向方形面板，意味着全新的设备、材料和检测方案。例如整个封装产线的设备都需要重新设计或改造：光刻机需要从圆形掩模适配方形面板，贴片机、检测设备、切割设备等都需要面板级版本。

据估算，仅台积电 CoPoS 试产线的研发投入就超过 50 亿美元。这种巨额资本开支最终可能转嫁到客户定价上，短期内反而可能挤压 Fabless 客户的利润空间。

供应链锁定风险：台积电对 CoPoS 供应链的严格保密控制，虽然保护了技术 * 性，但也带来了供应链集中度过高的风险。对于英伟达、AMD 等客户而言，若 CoPoS 成为 * 可行的下一代封装方案，议价能力将被进一步削弱。

写在最后

从 CoWoS 到 CoPoS，先进封装正在经历一场从 " 圆 " 到 " 方 " 的范式革命。这不仅仅是基板形状的简单改变，更是半导体产业在后摩尔时代寻找算力增长新路径的必然选择。

不可忽视的是，从样品到量产、从试产到规模商用，CoPoS 还有很长的路要走。翘曲控制、玻璃基板工艺、设备转换、良率爬坡——每一道关卡都是对产业协同创新能力的考验。正如摩根士丹利所警示的，85% 的良率门槛是一道硬杠杠，跨不过去，2028 年的量产时间表就只是 " 纸面规划 "。

但无论如何，方向已经明确。在晶体管微缩趋缓的时代，" 封装即算力 " 已成为行业共识。而 CoPoS 所代表的面板级封装，正是这一共识的下一个技术载体。

对于 AI 芯片设计公司、封装厂商、设备供应商乃至投资者而言，读懂 CoPoS，就是读懂未来几年半导体产业的核心变量；谁率先完成 CoPoS 规模化量产落地，谁就能牢牢掌握下一代高端 AI 芯片的产业竞争主动权。

CoWoS 的产能争夺战尚未落幕，CoPoS 的赛道发令枪已经响起。