台积电与位于中国台北的国立阳明交通大学（NYCU）合作，在下一代晶体管设计上取得关键突破。双方证明：与其把重点放在沟道上沉积新材料，不如先对沟道材料做工程处理、形成缓冲层，再叠加绝缘层与栅极，以控制穿过晶体管的电子流——这一路径更为可取。
台积电与阳明交大证明：在单层二硫化钼（MoS ₂）沟道上沉积外延铝，可实现低散射器件
当今多数芯片依靠 FinFET（鳍式场效应晶体管）或 GaaFET（环绕栅场效应晶体管）来传输和管理电流。这些晶体管是三维结构，依赖向上凸起的沟道，栅极包覆在沟道周围。这样栅极与沟道的接触面积更大，电流控制更好。在晶体管中，沟道负责电流流通，栅极负责控制流通。
不过，芯片制造技术持续进步，使台积电等厂商能把沟道厚度压到 5 纳米，并缩短沟道以塞进更多晶体管；这也让栅极更难控制电子流。
当沟道长度逼近 3 纳米到 5 纳米时，栅极对电子流的控制会变得无力。同样，沟道厚度低于约 3 纳米时，沟道中的电子会与栅极接触，电阻随之升高。
三星晶圆代工厂示意图：晶体管从 FinFET 演进到 GAAFET，再到 MBCFET。该公司 3 纳米制程将采用 GAAFET，相关技术与国际商业机器公司（IBM）合作开发。图片：三星电子
突破成果的示意图。图片：Nature Electronics（2026）。DOI：10.1038/s41928-026-01672-7
为突破上述限制，芯片厂商一直在研究二维单层晶体管。这类晶体管只有一个分子层厚，能带来更强的栅控与更低的电阻，同时让厂商把目标对准约 0.7 纳米沟道厚度、小于 3 纳米沟道长度，从而提高片上晶体管密度。
但材料过薄也带来新问题。相关研究发现，由于单层二硫化钼（MoS ₂）沟道材料的特性，用传统沉积工艺制作栅极，会在沟道上形成不均匀的栅介质层。选用 MoS ₂，是因为它天然只有 0.7 纳米厚，且能支持更强的电流控制。相比之下，FinFET 的沟道材料多为硅锗。
图片：Nature Electronics（2026）。DOI：10.1038/s41928-026-01672-7
台积电与阳明交大的研究，旨在克服在沟道上沉积栅极材料的局限，重点落在防止漏电、实现电流控制的栅介质层。以往做法多探索新型沉积方法或新材料，双方则改为依赖一层超薄的外延铝。
他们在 MoS ₂ 表面沉积铝层，再让其氧化，形成 0.42 纳米厚的氧化铝。成膜后，再在其上叠加高介电常数（high- κ）的氧化铪作为栅介质。
通过这种表面工程，研究人员证明：新方法能在 MoS ₂ 晶体管中实现更紧密的电流控制，并降低电阻，效果接近 1 纳米厚的介质层水平。
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