今年 8 月 23 日至 25 日，Hot Chips 大会  在美国加州举行。

在本次的 Hot Chips 大会上，三星给出了一条把高带宽内存（HBM）基片打造成 " 智能搭档 " 的技术路线。演讲人来自三星 DRAM 设计团队，正文中写作 Sangwook Han，配套幻灯片上则写作 Sang-Woo Kan。演讲的核心是基片（B-die）：先用先进逻辑工艺改造接口，再逐步往基片里塞入更多功能，最终实现真正的三维堆叠—— zHBM，把存储直接叠在计算芯片之上。

三星把这条路线分成三步：第一步是定制 HBM（cHBM），目的是替加速器腾出面积；第二步是先进 HBM（aHBM），用于扩展基片功能；第三步是 zHBM，实现真正的三维集成。

带宽翻倍卡在通孔和基片 PHY 上

图 2：HBM 由核心芯片（C-die）和基片（B-die）组成，层间通过硅通孔相连。（图片来源：三星 / WCCFTech）

HBM 芯片分为两部分：C-die 是核心芯片，负责容纳 DRAM 单元；B-die 位于底部，负责处理各类 DRAM 相关功能。核心芯片可采用 D1a、D1b、D1c 等先进 DRAM 工艺堆叠至 16 层（即 16-Hi），层与层之间靠硅通孔（TSV）连接。基片内置 PHY，通过高速互连通道与计算芯片（XPU，如 GPU、TPU 等）对接。

从当前数据看，HBM4 单栈带宽已超过 3 TB/s，HBM4E 将带宽推进到约 4 TB/s 区间，而 HBM5 相对 HBM4 带宽再翻一倍，容量也突破 60 GB。不过带宽要继续往上走并不容易，主要瓶颈来自 TSV 的数量与节距，以及基片 PHY 的 I/O 数量和速率。

图 3：制约带宽继续提升的主要因素，来自基片 PHY 的 I/O 数量与 TSV 的数量、节距。（图片来源：三星 / WCCFTech）

与此同时，基片与加速器 SoC 之间的工艺代差也在不断收窄。三星表示，HBM4 的基片已经用上了 D1c 和 4 纳米逻辑工艺，目的是降低功耗、缩小有源面积。在三星看来，这标志着 DRAM 与先进逻辑工艺开始真正走向融合。

第一阶段：把逻辑功能搬进定制 HBM 基片

图 4：标准 HBM 与定制 HBM 的基片平面布局对比，后者用芯粒间接口取代了传统 HBM PHY。（图片来源：三星 / WCCFTech）

标准 HBM 的基片主要承担数据通路和测试功能。定制 HBM（cHBM）的思路是：核心芯片堆叠部分仍沿用标准方案，但基片改用先进逻辑工艺，植入类似 SoC 的功能模块。把传统 HBM PHY 换成芯粒间（D2D）接口之后，占用面积更小、信号通道更短，能效随之提升，同时也能把一部分硅面积让渡给加速器使用。从 HBM4 到 HBM5，定制方案能让 PHY 和 D2D 的面积明显缩小；但通道变短的另一面，是热点问题随之显现。

图 5：热通路块（HPB）用于缓解定制 HBM 的散热问题。（图片来源：三星 / WCCFTech）

为此，三星已在定制 HBM4 上应用了热通路块（HPB）技术，可将峰值温度降低超过 35%，覆盖 PHY 面积的一半。下一步，三星计划把原本属于加速器的部分逻辑迁移到定制 HBM 基片上，首选目标是内存控制器，因为其热影响相对可控。另一个考虑方向是近内存控制器的 SRAM 单元修复方案：利用基片上闲置的硅面积搭建 SRAM 修复资源，在控制器内部完成失效地址的译码与重定向。按照三星给出的对比数据，这一阶段能带来更小的 PHY 面积、超过 35% 的峰值温度降幅，以及 5% 至 10% 的加速器面积回收，从而带来 10% 至 20% 的性能提升。

第二阶段：扩大容量，下放部分计算

进入第二阶段后，三星计划在基片闲置面积上集成内存扩展控制器和 PHY，借助外部存储进一步扩大容量，以应对上下文窗口不断变长、KV 缓存持续膨胀带来的压力。此外，部分计算单元也可以下放到基片上，从而减轻芯粒间的带宽压力，同时降低功耗与散热负担。可以迁移到定制 HBM 基片上的其他功能，还包括部分可靠性、可用性与可维护性（RAS）传感器、片上测试能力，以及选择性的处理单元——这一方向被三星称为先进 HBM（aHBM）。

第三阶段：zHBM 直接堆叠在加速器之上

图 6：zHBM 取消 2.5D 中介层，把 HBM 竖直堆叠在加速器之上。（图片来源：三星 / WCCFTech）

路线图的最后一步是真正的三维集成。三星正在研发的 zHBM 会把 HBM 竖直堆叠在加速器正上方，芯片间耦合更紧密，既节省硅面积，也彻底取消了 2.5D 中介层。该方案通过分布式 I/O 缩短堆栈内部的信号走线，摒弃常规的二维接口设计；经过优化后，方案还去掉了 SerDes 模块，以进一步降低 I/O 功耗。三星展示的演示配置为一颗加速器上方堆叠四层 zHBM。

与标准 HBM4E 相比，三星称 zHBM 可将功耗效率提升 70%，DRAM 带宽提升 230%，单个 DRAM 模块最高可节省 100 瓦功耗，并能把约 8.3% 的功耗余量让渡给加速器使用。按三星给出的对比数据，zHBM 的 I/O 功耗约为 0.5 pJ/bit，带宽提升超过 2.3 倍，DRAM 功耗下降约 70%，可为 GPU 留出约 100 瓦的散热余量。为了实现这样的高 I/O 密度，三星正在推进晶圆对晶圆（WoW）和混合立方键合（HCB）等先进封装技术，力求把 SoC 与 DRAM 真正做成一体。

图 7：三星给出的 zHBM 相对 HBM4E 的功耗与带宽对比。（图片来源：三星 / WCCFTech）

总结来看，三星把定制 HBM 视为当下的落地方案，把 zHBM 视为下一步的目标：基片正在从一个简单的接口部件，逐渐变成加速器的主动搭档。三星希望通过先进封装技术和 SoC 与 DRAM 的协同设计，逐步突破功耗、面积与容量这几道限制 AI 系统发展的门槛。

参考原文：

https://wccftech.com/samsung-leverages-advanced-logic-processes-to-advance-hbm-works-on-3d-stacked-zhbm/

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