快科技 8 月 31 日消息，新思科技近日宣布推出 HBM5 验证 IP 解决方案，帮助芯片设计团队在硅片可用之前即可验证下一代 AI 加速器、GPU 和 HPC 平台的内存子系统。

HBM5 相比 HBM4 实现了约 4 倍的每引脚数据速率提升。HBM4 每引脚速率约为 8 Gb/s，采用 DDR（双倍数据速率）信令；而 HBM5 通过向 QDR（四倍数据速率）信令的转变，每引脚速率最高可达 32 Gb/s。这一提升使每个 HBM5 堆栈的峰值带宽逼近 8 TB/s。

在架构层面，HBM5 每个器件最高支持 32 个通道和 64 个伪通道，每个伪通道提供独立的 32 位 DQ 路径、256 位预取及 2 KB 页面。HBM5   采用双命令接口，通过半独立的行 / 列命令总线提高命令并发性和内存利用率。

为确保高速信号传输的稳定性，HBM5 引入了系统性的先进训练机制，涵盖正交偏斜调节器偏斜调整、接收器偏移校准等，确保高速信令的稳健性。

同时，新思科技 HBM5 验证 IP 基于原生 SystemVerilog UVM 架构构建，提供全面的协议验证、功能覆盖率、检查器基础设施和先进调试能力。

该解决方案可验证 QDR 信令协议、双命令接口、64 个伪通道的协议逻辑，以及训练序列、ECC、奇偶校验、CRC、自修复和通道修复等机制。

验证 IP 还集成了 Verdi Protocol Analyzer 调试解决方案和 Verdi Performance Analyzer，可在 ZeBu 仿真和 HAPS 原型验证平台上运行。

新思科技正与早期客户合作，增强标准架构并纳入最新规范功能。HBM5 将率先应用于对极高内存带宽有严苛需求的 AI 加速器、先进 GPU 和高性能计算平台。

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