一颗本最容易被 " 热 " 困住的堆叠芯片，为什么反倒能够做到更加省电？

9 月 4 日，华为半导体负责人何庭波再次在中科院科技论文预发布平台 ChinaXiv 发布论文《Huawei ’ s τ Chip Was Supposed to Melt?》，试图从芯片内部的数据传输和电路设计解释这一现象。

今年 5 月，华为对外发布 " 韬定律 "，尝试为后摩尔时代的半导体演进寻找一条新的技术路径。而此次论文更新，也是华为试图向外展示 "τ 芯片 " 是如何通过重构电路结构、缩短信号传输距离、压缩传输延迟，将 " 时间维度革新 " 转化为芯片性能、功耗、温控的突破点，同时回应堆叠芯片 " 高密度等于高发热 " 的行业质疑。

何庭波的核心观点并不是 3D 堆叠天然更节能，而是认为过去对芯片功耗的关注，可能过多集中在 " 晶体管计算 " 本身，却低估了数据在芯片内部移动所消耗的能量。

" 我们能预见的 τ 的每一个未来，都成于功耗、亦败于功耗。时间余量是手段，能量才是锦标。这条定律未来十年的评判标准，不会是折叠堆叠跑得多快，而是它们奔跑时燃耗多低。那颗本该烧毁的 τ 芯片，反而运行得更冷，不是因为折叠才变冷，而是因为折叠本身。归根结底，τ（韬）的用武之地不止一处。" 何庭波在论文中说。

芯片本该更热，为什么反而更省电？

在何庭波看来，如果询问芯片工程师未来最重要的方向是什么，3D 集成很可能会得到大量答案；但如果进一步询问，什么可能最终阻碍 3D 集成，很多经验丰富的工程师给出的答案则会是 " 热 "。

原因并不复杂。把更多晶体管堆到同一块面积里，意味着单位面积内的晶体管数量增加，产生的功率最终都会转化为热量；而在垂直堆叠结构中，位于下层的晶体管产生的热量还需要穿过上层材料才能散出去。如果热量无法及时排出，芯片温度升高，就会进一步影响频率、功耗以及可靠性。

这也是为什么，在何庭波描述的传统路径中，3D 堆叠似乎天然存在一个矛盾：芯片越小、晶体管越多、堆得越高，热设计压力就越大。

但何庭波认为，这里面存在一个容易被忽略的问题：芯片消耗的能量，并不只来自 " 计算 "，还来自 " 移动 "。

她在文章中用了一个很形象的比喻：一个人在工作日里消耗的能量，并不主要来自坐在办公桌前工作的那几个小时，通勤同样需要消耗大量能量。芯片也是如此，晶体管完成计算需要能量，而数据在晶体管、模块和不同电路之间长距离传输，同样需要消耗能量。

按照文章中的描述，在典型的智能手机工作负载中，动态功耗可能占总功耗的约 90%；而动态功耗除了晶体管开关，还包括信号在金属连线中的传输。随着制程不断发展，互连电容对能耗的影响越来越重要，某些情况下，真正昂贵的并不是晶体管 " 思考 "，而是数据在芯片内部 " 通勤 "。

LogicFolding 正是从这里切入。

何庭波表示，τ 定律，并不是简单地把芯片做成多层，而是希望改变信号传播的路径。传统平面芯片中，一些关键连接需要横向跨越较长距离；LogicFolding 则把部分电路重新设计成上下两层，让原本较长的水平连接转化成更短的垂直连接。

文章称，在一些典型核心中，这种方式可以将连线长度缩短约 20%，关键路径上的部分连线最多可以缩短 70%。在一个处理模块中，时钟布线长度缩短 28%，时钟缓冲器数量也从约 4.36 万个减少到 1.9 万个。从这个角度看，所谓 " 折叠 " 并不是简单地把更多晶体管堆在一起，而是在重新安排晶体管之间的关系：少让数据跑远路。

τ 真正颠覆的是什么？

2026 年 5 月，何庭波在 IEEE 国际固态电路学术会议相关活动上首次公开介绍 τ 定律和 LogicFolding。华为此前披露称，已有数百款芯片基于 τ 原理进行设计和量产，并计划在 2026 年秋季推出首款采用 LogicFolding 的麒麟芯片。

但真正值得关注的并不是 " 折叠 " 这个动作本身，而是华为能否证明这种方法可以持续带来实际的性能、功耗和密度收益。

何庭波在文章中给出的第一组结果来自麒麟 2026。据其披露，芯片晶体管密度从此前约每平方毫米 1.55 亿个提高到 2.38 亿个，提升约 55%。在相同性能条件下，NPU 功耗下降 66%，GPU 下降 58%，CPU 性能核心下降 41%。

其中 NPU 的数据尤其突出：在相同的 29 TOPS 性能下，时钟频率下降 63%，供电电压从 0.85V 降低至 0.55V，最终功耗下降 66%，功耗密度下降 73%。GPU 也采取了类似思路，在相同 61 FPS 的条件下，电压降低约 200mV，功耗下降 58%。

但何庭波也没有把 LogicFolding 描述成一种 " 只要折叠就一定更省电 " 的技术。

例如 DSP 就是一个例子。第一代折叠设计中，完成相同工作时功耗下降 25%，但由于芯片面积缩小了 40%，功耗密度反而上升 24%。文章称，到麒麟 2027 的 DSP 设计中，这一问题已经得到改善，功耗下降达到 47%，功耗密度也低于原来的平面设计。

这说明，τ 定律解决的并不是一个简单的 " 省电 " 问题，而是在给芯片设计者提供更多重新分配性能、面积和功耗的空间。

但最大的变量，仍然是功耗。这也是何庭波这篇文章里一个很重要的限定：τ 是时间缩放定律，而不是能量缩放定律。

芯片跑得更快，并不意味着它一定更省电。相反，如果设计者把通过缩短信号路径获得的时间余量全部用来提高频率和性能，芯片完全可能消耗更多功率。

因此，LogicFolding 真正有价值的地方，是把节省下来的 " 时间 " 转化为其她收益。比如软件通过增加并行任务减少串行部分，硬件则可以通过增加并行电路、缩短数据路径来减少延迟和能耗。

NPU 就是典型案例。何庭波称，上一代设计中，一个较大的核心配合两个效率核心；LogicFolding 带来的晶体管空间被用于增加更多计算核心，最终形成更宽的并行阵列，在更低电压下实现更高吞吐。

但这种方法放到 CPU 上就没有那么容易。

CPU 中的很多任务具有更强的串行特征，并不能简单通过复制更多核心解决。因此文章披露的数据也显示，CPU 性能核心的收益相比 NPU、GPU 更为有限。何庭波认为，这部分工作需要更加精细的设计、EDA 工具支持以及长期验证，未来仍有大量探索空间。

下一步真正的挑战是什么？

LogicFolding 虽然能够缩短数据传输距离、降低部分模块功耗，但 3D 结构的散热问题并没有因此消失。相反，下层硅产生的热量依然需要通过上层结构向外传导。

何庭波的解释是，不能只看芯片的总发热量，还要看热量集中在哪里，以及晶体管结温是多少。

在相同性能下，如果 LogicFolding 能够降低总功耗，那么整体热负荷反而可能下降；与此同时，通过重新安排不同模块的位置，可以把高热模块错开，避免多个热点垂直堆叠。

文章称，麒麟 2026 采用的是相对保守的方案，并非简单地把所有电路全部垂直堆叠，而是优先对关键路径进行折叠，同时进行热感知布局。

这也意味着，" 芯片本该烧毁却更冷 " 并不是因为 3D 堆叠突然解决了散热问题，而是因为设计者试图从源头减少需要消耗的能量，并重新安排热量产生的位置。

而且这种收益并非没有代价。

混合键合的连接间距、上下层之间的应力、CMP 和清洗、晶圆翘曲、对准精度，以及更复杂的 EDA 设计和验证，都会成为 τ 路线继续向前推进必须面对的问题。何庭波在文章中预计，未来 3 至 5 年仍需要大量探索，才能进一步扩大 LogicFolding 的适用范围。

从这个意义上说，华为现在要证明的并不是 " 芯片可以折起来 "，而是折起来之后，能不能形成一条可以持续复制的芯片增长路径。

传统制程的逻辑是不断 " 做小 "，而 τ 定律试图寻找的是另一种可能：不一定继续把晶体管做得更小，而是让它们彼此靠得更近，让数据少走一些路，再把因此获得的时间空间转换成更低功耗、更高性能或者更多晶体管。

" 在神话中，西西弗斯被罚把巨石推上山顶，却只能看着它滚下、从头再来。τ 缩放定律下的工程有着相同的节奏：折叠芯片、赢得时间余量、把它花在功耗上——然后下一代到来，巨石重新滚落。上述折叠布线并非要逃离这一循环，而是下一次推石。我们的故事与神话分道扬镳之处在于：这座山是有方向的——每一个循环都留下一块计算更多、耗能更少的芯片，而累积起来的路程，正是行业所谓的进步。" 何庭波说。

这或许才是 τ 定律目前最值得关注的地方。

它还不是一条已经被产业广泛验证的新 " 摩尔定律 "，而是华为试图在传统缩放越来越困难之后，为芯片寻找另一条增长曲线。真正的考验，也不在于第一颗 τ 芯片能不能跑起来，而在于这种方法能否跨越一代又一代芯片，在功耗、性能、良率和成本之间找到可以持续成立的平衡。

而那颗 " 本该烧毁 " 的 τ 芯片，华为至少已经给出了一个有意思的答案：有时候，芯片变得更复杂、更立体，并不意味着它一定要消耗更多能量，它也可能反而变得更省电。