【文 / 芯科状元】

EDA，也就是电子设计自动化工具，可以理解为芯片设计师用的专业软件。芯片里有几十亿甚至上百亿个晶体管，靠手工画图根本不可能，没有 EDA，现代芯片既设计不出来，也没法顺利交给晶圆厂生产。

全球 EDA（含 IP）产业以仅过百亿美元的身量，支撑着万亿的总 " 芯片 - 系统 " 规模，可以说其杠杆性作用是很猛的，而且随着制程节点的迁移，5nm，3nm 流片越来越烧钱，如果 EDA 工具不可靠，无论对设计公司还是 fab 厂，都是难以承受的灾难。

" 芯科状元 " 之前多次撰文提到，从上世纪 90 年代以来，因为成本和 " 出口创汇 " 等一系列原因，国内集成电路行业高度依赖海外 EDA 供应商，成为卡脖子的重灾区。

虽然 EDA 国产替代早在十几年前就成为产业界人士共识，但实话实说，自从华为被西方 " 三大家 " 全面断供之后，国产 EDA 工具的发展才真正进入快车道。

前几天在 IDAS 2026 产业峰会上，" 芯科状元 " 感受了国产 EDA 具象化的发展，靠的是苦熬苦拼，一步一个脚印。

华为半导体 CIO 刁焱秋在上午峰会压轴环节上讲得很直接，当他的团队带着国产 EDA 伙伴的联合方案推到海思各个设计团队门口时，遇到的阻力跟推给外部企业一样大，甚至更大。

海思的工艺受强约束，拿不到最先进的制程，又要做出先进的指标，只能把设计做得更紧。设计越紧，对工具的容忍度越低。别人还有余量可以吃，海思没有。

所以在海思内部，不存在自己人好说话这回事。刁焱秋的原话是，除非工具有非常大的竞争力跃迁，或者新工艺形态本身逼着你换，兄弟部门不会因为内部关系就用，反而要求更高。

这听上去像坏消息，但我们觉得，这是过去几年国产 EDA 遇到的最好的事之一。

EDA 真正的壁垒，是一份撞出来的清单

EDA 为什么难，常见的回答是算法难，是三十年积累，是链条太长。这些都对，但最要命的是，一个 EDA 工具好不好，不取决于它写得多漂亮，取决于它被多少真实的设计打过。

Synopsys、Cadence、Siemens EDA 的护城河，表面上是几万件专利和几千万行代码，底下是一份没人看得见的清单。上面记着过去三十多年，全世界最难的芯片在他们工具上撞出来的每一个坑，以及后来怎么填的。每一次发版，都是往清单上再添几行。

这份清单买不到，只能被撞出来。

国产 EDA 公司最缺的从来不是钱，也不是人。华大九天 2025 年营收 13.2 亿元，研发投入占营收常年七成上下，概伦、广立微也在五六成，这个强度放在任何行业都算狠。

缺的是那份清单，是被真实的、复杂的、不讲情面的设计反复折磨的历史。能不能做出好工具，取决于谁手里握着足以撞出缺陷的场景。手里没有那样的设计，连自己的工具哪里不行都不知道。

这就是主心骨的第一层。光有政策和钱不够，得有一个人攥着全国最难的那批设计，并且愿意拿出来撞，华为海思目前看来就是那个主心骨。

海思和产业伙伴一起，给物理设计工具搭了三道质量防护网。

第一道在供应商自己手里，做功能、性能与 feature 级验证。第三道在红区，这是华为内部术语，指最高密级的核心区域，存着大量真实的历史设计案例。

过去面对美国三大家，这两道就够了。人家自己就有那份清单，α 和 β 阶段的验证他们自己能完成，海思只需在门口把关。

面对国产工具这套不灵了。国产 EDA 企业普遍成立时间短，手里的案例不足以支撑自己完成 α 和 β 阶段。前面的网太稀，后面的网就被砸得满头包。

于是有了中间那道，碧玄岩产品测试。

先看效果。以 RC 寄生参数提取为例，只有第一道和第三道的时候，拦得住的问题占 65.2%，接近三分之一会直接流到海思工程师手里。用户本来就不情愿换，再让他扛三分之一的坑，情绪可想而知。

加上碧玄岩，流到用户手里的问题只剩 3.1%，解决率 96.9%。EMIR 工具的遗漏率也从大约 40% 降到 3.7%。

三分之一和百分之三，不是量的差别，是用户愿不愿意用的差别。

碧玄岩的办法

这个团队设在华为公司外部，专门为产业伙伴构建防护。海思把红区里的一部分案例向他们开放，让他们分析，麒麟、昇腾、鲲鹏这些巨大的模块设计里，出问题的到底是哪一个 pattern。找到之后，在外部用一块很小的版图把问题复现出来。

关键在于这个团队的背景。碧玄岩的人并没有很强的芯片设计功底。

但复现的 pattern 多到一定程度，规律自己就浮出来了。他们开始举一反三，不断造新的探测场景。麒麟芯片软件测试的总负责人看到这套东西，说了一句 " 这不就是我们麒麟的设计建模吗 "。

把复杂案例里的各种组合抽出来，降到小规模再扩展，一个庞大的新测试集就生成了。

一个看起来不太懂芯片设计的团队，反过来发现了大量工具缺陷。这句话的含义比听上去重，它说明海思过去面对三大家时引以为豪的那套防护网，本身就是有漏洞的。

也说明发现缺陷这件事，可以从设计能力里剥离出来，单独工程化。

这是主心骨的第二层。价值不只是把案例贡献出来，而是把案例变成一种能复制、能泛化、能给别人用的方法。碧玄岩不在华为体内，它是一个可以对产业开放的中间层。哪家企业从用户那里拿到的案例不够多，可以来借这道网。

中间层甚至可以被叫做代偿层，国产 EDA 缺的那二十年使用史，不可能靠时间等回来，只能靠一套方法把它人工制造出来。

三种人造的历史

物理设计这一路是从真实案例里往外提，数字前端走的是另一条路，思路更值得琢磨。

第一层，按 Verilog 语言规范把测试用例集完整构建出来。与其让各家各自实现，不如由一个团队照着规范做全。海思工具团队主导，覆盖基础协议，自建用例 18 万个以上。这一层造的是规范覆盖的历史。

第二层用了一个很难复制的资源。海思每年办工程师考训打榜，几千名工程师围绕同一个设计问题，写出几千份不同的实现，工具都得跑通。这种案例业界很难拿到，海思靠年度打榜攒了三万多份风格各异的实现。

这一层造的是写法多样性的历史。工具在真实世界里遇到的从来不是标准写法，是一万个人的一万种脾气。

第三层是海思真实项目的十万个以上复杂 benchmark，这一层是真的历史。

第二层最好玩，打榜本来是人力资源口的事，给工程师排名次用的，跟 EDA 八竿子打不着，海思把它变成了泛化测试的语料库。这是主心骨才做得出来的动作，因为只有它同时握着人、设计和工具三样东西。

桃花岛，用频次换年份

质量靠测试保底，往上走靠迭代。

数字前端有个系统叫桃花岛，专门处理问题单。2025 年 9 月到现在，合作伙伴通过它发了 5000 多个版本，月度发版 400 个以上，单个版本 2 到 3 天闭环。

美国三大家一年发几个大版本加若干补丁。国产工具在海思这条通道里，一个月 400 个。

版本发出来只是开始，还要在几十万级的测试用例上跑通再反馈回去。华为内部层层安全管控，伙伴的版本能高速穿过这些屏障，本身就是一项工程。

配套的 E2E DTS 机制，2025 年 9 月至今同步问题单 13000 多个，对接了合见工软等公司的系统，问题没消除就一直挂着。

这套东西的本质，是用迭代频率去换积累年份。三十年的清单没法从头抄一遍，但一个月能撞 400 次，一年就是近 5000 次。撞得够多，清单就在长。

数字仿真器最直观。这个工具切换时曾经非常痛苦，靠质量防护加高速迭代，再加上鲲鹏算力，一年之内国产仿真器在海思内部的使用人数涨了 16 倍，鲲鹏核用量涨了近 8 倍，编译和仿真时间已经超过标杆。

16 倍不是采购决策拉上去的，海思的工程师不吃这一套。是工具真的变好了，人自己往上迁。

算力这条线也要提一句。某款工具在鲲鹏平台上，相比美国软件在 x86 标杆平台上，单台机器拉出了 11 倍差距，在此基础上又翻了 2.8 倍。当软件的绝对能力还不如对手时，整机性能可以当成补偿维度。用户关心的不是算法多先进，是这一版跑完要多久。

结果落在哪里。

华为内部把应用程度分成三档，绿色是调用占比 50% 以上，黄色是 20% 到 50%，灰色是 20% 以下。2025 年规模应用的工具类别是 17 类，2026 年是 26 类。

数字本身不算惊人，颜色的含义才是。

绿色意味着，海思调用工具一百次，五十次以上用的是国产。到这一步口碑已经立住，工程师做完手上的项目，自己就换过去了。

黄色更值得说。刁焱秋讲，华为内部替换门槛非常高，用户但凡做到 20% 以上的替换率，基本意味着这个工具已经做到了美国工具 120 分的水平。

为什么要 120 分才换，因为切换有学习成本。他打了个很好的比方，换仿真、验证工具像换一台车，熟悉一下就行；换设计工具像换一种乐器，工具本身再好，用户还得重新练。

所以 20% 不是及格线，是溢价线。不比对手好一大截，用户不动。

从工艺模型到模拟设计、物理设计、晶圆制造、封装测试，各环节都有工具从灰色跨到黄色甚至绿色。

开始分叉

但是如果只是补历史，补缺陷，补迭代次数。这条路走得再顺，也是跟在人家后面。

真正的变量出在两个分叉上。第一个分叉在工艺，国产先进工艺有自己的特性，原来的工具不适配，直接卡在 PPA 提升的关键瓶颈上。第二个分叉在设计路径，就是 τ。

τ 定律是何庭波 5 月在 ISCAS 上正式发表的，以时间常数 τ 为核心，用逻辑折叠替代几何缩微。摩尔定律靠平面微缩拿三重好处，全局 RC 减小带来频率提升，互连功耗下降，器件和封装功耗下降。平面微缩走不动了，τ 想用三维折叠把信号路径缩短，重新拿回同样的收益。一张纸折过来，纸上两个点的距离可以短 8 倍。

难在功耗。两层发热的芯片叠在一起散热只会更糟，过去的常识是叠上去那层别放太多同时动作的单元。华为发现恰恰相反，设计对了功耗不但不恶化还能改善，但要求是非线性的改善。第一代 τ 芯片的做法是把工作电压从 1 伏降到 0.6 伏，等效功耗从 100% 降到 36%。

第一代 τ 芯片两层 die 之间有 5000 万个连接点，其中 500 万个是信号连接，目前只用到十分之一。要把折叠之后的全局信号高效互连起来，设计要大改，工具也得跟着改。

刁焱秋把话说得很死，哪怕用美国最新的工具链，也组不出一套能支撑逻辑折叠芯片完整流片的方案，所以有了 τ EDA V0.1。

一张名单

架构规划与网表拆分是海思自研。物理实现环节，DFT 工具 Eli 和逻辑一致性检查 HiLEC 是海思自研，模拟电路与版图设计 Aether-3D、封装设计 Storm 来自华大九天，寄生参数提取 GloryEX 来自行芯。

签核环节，模拟 EMIR 的 Patron、物理验证 Argus-3D 是华大九天，数字 EMIR 的 GloryBolt 是行芯，片上 EM 的 eWave-3D 是九同方，封装 EM 的 Metis-3D 是芯和。其余还有 ALPS 系列、Liberal、UVS、UVD、Nanospice 系列，来自华大九天、合见、概伦、广立微等企业。

两点要特别拎出来。

一是寄生参数提取。它重要不是因为传统的 RC 提取能力，而是逻辑折叠这种新形态对 RC 抽取提出了一堆全新要求，老需求做得再好也不管用。二是架构规划工具，这是一个过去从来没有过的类别，它帮你判断芯片该怎么拆才能拿到最优效果。

第二点才是关键。国产 EDA 第一次不是在填别人定义好的格子，是在定义一个新格子。

这就是分叉的价值。追赶的时候永远慢半步，分叉的时候大家从同一个起点出发，谁手里有真实的芯片等着流片，谁就跑得快。

叫 V0.1，是因为这条路才刚开始。何庭波把现在叫爬行阶段，从爬到走再到跑，还远得很。

还没解决的部分

只写到这里就成了一份成绩单，那是不诚实的，灰色区还大。数字设计端和工艺器件端仍在爬坡，而数字设计恰恰是链条最长、三大家护城河最厚的一段。26 类听着不少，一颗先进芯片跑完全流程要动用的类别远不止这个数。

τ 这条路也有未定之处。它压缩的是时间常数，不是能量，性能上去功耗跟着上去，最终会撞上电网的限制。

更现实的问题是，上面所有的机制，红区案例、碧玄岩、打榜语料、桃花岛通道，都长在华为体内或者外圈。能不能变成产业公共品，取决于华为愿意开放多少，也取决于别人愿不愿意接。

主心骨到底是什么

过去几年谈国产 EDA，主流叙事是政策和资金。大基金投了多少，科创板上了几家，并购整合走到哪一步。这些都重要，没有钱这行活不下来。但钱解决的是活下来，解决不了好起来。

2025 和 2026 可以做一个对比

好起来需要别的东西。需要有人握着足够难的设计，愿意拿出来撞；需要有人把撞出来的坑变成可复用的方法，开放给同行；需要有人在自己最贵的旗舰芯片上，先用国产工具走一遍全流程。

这些事政策做不了，资金也做不了，只能由一个身在其中、利益攸关、体量又足够的产业主体来做。这就是主心骨。

主心骨不等于最大的买家。买家只是掏钱。主心骨要掏的是自己的项目风险，是把最难的设计交给最不成熟的工具，是承担返工和延期。

主心骨也不等于最宽容的客户。恰恰相反，它必须是最难缠的那个。海思对国产工具的要求高过它对外部工具的要求，这不是傲慢，是唯一有意义的支持方式。宽容出不了好工具，只会养出一批靠采购活着的公司。

第三个特征是外溢。碧玄岩设在公司外面，防护网可以借，τ EDA 的名单上一多半是伙伴的产品。海思要是把这些全握在手里，国产 EDA 就只是海思的国产 EDA，也就没有产业意义了。

刁焱秋最后那句话是给整个产业的。Fab、Fabless、IP 厂商现在都值得加大投入，从海思自身的实践看，这笔投入会沉淀成先发优势。

海思做的这些事，别人也做得了一部分。晶圆厂有制造侧的场景，存储厂有存储侧的场景，做 AI 芯片的有算力侧的场景。每一家把最难的设计拿出来撞工具的公司，都在给那份清单添几行。清单越长，国产 EDA 离好用越近。

从 17 类到 26 类用了一年，从 26 类到全流程，不知道要多少年。但路径已经清楚，不是靠喊，不是靠补贴，是靠一群人反复地跑、反复地报错、反复地改，是熬出来的。

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