快科技 9 月 7 日消息，华为半导体业务部总裁何庭波近日在中国科学院科技论文预发布平台 ChinaXiv 上发表论文《Huawei's τ Chip Was Supposed to Melt?》（《华为的韬芯片会熔化吗？》），首次以量产芯片实测数据正面回应 3D 堆叠必然发热的行业质疑。

论文披露，采用逻辑折叠（LogicFolding）技术的麒麟 2026 芯片，晶体管密度从每平方毫米 1.55 亿个跃升至 2.38 亿个，提升幅度达 55%。这一增幅相当于过去三年传统工艺微缩的成果。

在同等性能下，NPU 功耗下降 66%，GPU 功耗下降 58%，CPU 性能核心功耗下降 41%。NPU 维持 29 TOPS 算力不变时，频率降低 63%，电压从 0.85V 降至 0.55V，功率密度暴跌 73%。

何庭波指出，芯片绝大部分能耗并非消耗在晶体管计算上，而是消耗在金属走线的数据传输上。逻辑折叠将平面电路垂直堆叠，用极短垂直互连替代长距离水平走线，典型核心连线长度缩短约 20%，关键路径最多缩短 70%。

走线缩短直接降低互连电容，电路可进一步下调工作电压。动态功耗与电压平方成正比，由此带来更大的功耗收益。某模块时钟缓冲器数量从 4.36 万个降至 1.9 万个，削减超过一半。

在热管理上，华为采用热感知分区和布局规划策略，设计阶段有意避免折叠高功耗电路，防止高功耗子系统空间相邻。发热最严重的模块被放置在散热路径最通畅的位置。

麒麟 2026 是首款采用逻辑折叠的移动 SoC。采用 1.5 微米混合键合间距，实现 5000 万个垂直互连。华为强调，这些性能差异完全来自架构改变，没有使用新的光刻工艺。

不过，逻辑折叠并非在所有模块上都表现一致，不同计算单元收益差异明显。

DSP 模块总功耗下降 25%，但因芯片面积同步缩小 40%，功率密度反而上升 24%，麒麟 2027 已解决该问题。然而 CPU 性能核心因串行计算特征收益相对有限，功耗下降 41%。

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