内存墙正成为 AI 基础设施扩张的核心障碍，而半导体行业正以架构重构作为突破口。

据追风交易台，美银证券研究团队在最新报告中表示，在 2026 年 AI 基础设施峰会第二天的议程中，Micron、三星、SK 海力士、博通、Marvell、英特尔、高通、OpenAI、AWS、谷歌等主要厂商与云计算巨头集体亮相，核心议题高度聚焦于 " 内存墙 " 问题的应对策略。与会各方普遍认为，内存与存储的分层解耦（disaggregation）已成为当前最具共识的技术路径。

这一趋势对半导体投资格局具有直接影响：效率指标正在取代算力规模成为新的行业标尺，从原始算力（FLOPs）转向每瓦令牌数（tokens/W）或每美元令牌数（tokens/$）；与此同时，互联架构加速走向开放，定制化芯片需求同步上升，博通、Marvell、Astera Labs 等公司的产品布局因此受到市场关注。

内存墙：AI 扩展的核心瓶颈

内存带宽与容量的增速远远跟不上模型规模的膨胀——这是本届峰会延续自今年 8 月 Hot Chips 大会的核心判断。

Transformer 模型规模每两年增长约 240 倍，而内存带宽与容量每两年仅增长约 2 倍，两者之间的剪刀差正在持续扩大。这一结构性失衡使得以 GPU 为中心的传统架构愈发难以为继，推动行业向专用化、分层化的内存解决方案转型。

高通在峰会上展示了其 "HBC"（高带宽计算）方案，通过将 LPDDR 内存直接堆叠于计算芯片之上，实现了相较 SRAM 约 200 倍的容量 / 功耗比，以及相较 HBM 约 6 倍的带宽 / 功耗比。三星的 zHBM 同样采用类似的 3D DRAM 堆叠路线。

SK 海力士则着重介绍了三类专用内存层级：其一，面向内存密集型工作负载的 PIM（存内计算），相较 SRAM 可实现每机架 288 倍的容量提升；其二，面向长上下文场景的 HBF（高带宽闪存），容量约为 HBM 的 10 倍；其三，SALT-KV 软件方案，可实现跨层级的温度感知 KV 缓存调度。

效率优先：新的 AI 扩展法则

峰会传递出一个明确的行业信号：算力堆叠的时代正在让位于效率驱动的新范式。

美银证券报告指出，随着 AI 应用向智能体（agentic AI）方向演进，行业评价体系正从追求原始 FLOPs 转向关注 tokens/W 与 tokens/$ 等效率指标。这一转变直接推动了内存多样化与分层解耦的需求——不同类型的工作负载需要匹配不同特性的内存层级，而非依赖单一的高性能内存方案。

这对数据中心运营商的采购逻辑和芯片厂商的产品策略均构成实质性影响，内存架构的灵活性与能效比将成为新的竞争维度。

互联开放化与定制化并行推进

在网络互联层面，以太网在横向扩展（scale-out）领域的主导地位已基本确立，开放性与互操作性是其胜出的关键。

博通正将以太网推进至互联架构的每一个层级：横向扩展方面，Tomahawk 6（102.4T）已进入高量产阶段并在超大规模云厂商中上线；纵向扩展方面，Thor Ultra NIC 与 ESUN 方案已就绪；跨域互联方面，Jericho 4 负责承接——全部采用开放架构，不依赖垂直整合。

与此同时，定制化需求同步升温。Marvell 提供涵盖定制 XPU 附加（XPU attach）、全光互联套件及多协议支持（UALink、NVLink Fusion、ESUN）的端到端方案；Astera Labs 则以通用 PCIe 协议为基础，通过 Scorpio、Leo 等专用芯片布局互联与内存领域。

量产速度与可靠性：与芯片设计同等重要

峰会上，前沿实验室与数据中心运营商传递出一个一致的信息：机架的量产速度与系统可靠性，其重要性已与芯片设计本身并驾齐驱。

AWS 通过将测试产能与装机规模相匹配、并将制造环节与部署地点协同布局，大幅压缩了传统上长达 6 至 9 个月的芯片后硅测试与稳定化周期，显著缩短了芯片发布与实际数据中心部署之间的时间差。

软件协同设计同样被超大规模云厂商列为加速部署的关键抓手，包括 PyTorch 原生支持、以及最小代码改动即可实现的 Hugging Face 可移植性等能力，均被视为缩短从芯片到应用落地周期的重要手段。

美银证券研究团队认为，年度以上的快速产品迭代节奏对于令牌经济性与市场竞争力至关重要，而这一节奏的实现，已不再单纯取决于芯片设计能力，更依赖于系统级的工程整合与软硬件协同。

本文来自华尔街见闻，欢迎下载 APP 查看更多