一家散热器制造商的产品列表显示，AMD 即将推出的 EPYC Verano AI 主机处理器将采用焊接式、不可拆卸的插座架构。这一设计与 AMD 此前所有 EPYC 服务器平台采用的现场可维护理念形成根本性背离。据媒体报道，散热厂商 Dynatron 初步发布的 SB1-4U-ACTIVE 散热器列表将新平台命名为 "Socket SB1"，并将其与面向 AI 机架头节点的 EPYC 9006 LP 处理器关联。代号中的 "B" 被广泛解读为球栅阵列（BGA）封装，意味着 Verano 将永久焊接在主板上。AMD 尚未独立确认 SB1 规格或通道数量。

Dynatron 列表披露的关键信息

作为服务器散热制造商，Dynatron 常在 CPU 正式发布前发布散热器列表以传达平台兼容性。该列表明确支持 "AMD EPYC Verano on Socket SB1"，并将 Verano 与多达 72 个 Zen 6 核心及 reportedly 5 GHz 的加速时钟频率联系在一起。此外，列表提及通过 SOCAMM2 模块提供的 LPDDR5X 内存，这与 Nvidia 在 Vera Rubin 平台中使用的标准一致。由于最大处理器 TDP 仍列为 " 待定 "，相关数据应视为初步信息，具体功耗定义或热验证尚未完成。

SB1-4U-ACTIVE 是一款 4U 格式主动式散热器，采用均热板、热管及铝制鳍片堆叠设计，配备双滚珠轴承风扇。其规格与 Dynatron 为 AMD SP7 插座设计的 J26 散热器高度相似，目前尚不清楚这是设计复用还是等待最终热数据的占位方案。

BGA 封装对数据中心的影响

"SB1" 中的 "B" 暗示 BGA 封装，即处理器通过焊球阵列永久焊接在主板上。这将终结 EPYC 系列沿用 SP5、SP7 和 SP8 插座的接地栅格阵列（LGA）传统。LGA 设计允许现场更换 CPU，而 BGA 封装意味着若 CPU 故障或需升级，必须更换整个主板。

这种设计转变旨在适应 AI 机架的严格控制环境。与通用服务器不同，AI 头节点通常采用固定的 SKU 配置。BGA 封装能提供更小的物理尺寸、更低的电源传输阻抗，并允许高带宽内存更靠近处理器晶片。这与 Nvidia 在 Grace 和 Vera CPU 上采取的策略相似，即以牺牲现场交换能力换取密度和能效优势。对于数据中心运营商而言，这意味着备件库存和故障恢复需在主板级别进行规划。

内存架构：24 通道 LPDDR5X 的带宽优势

Dynatron 列表显示 Verano 拥有 24 通道 LPDDR5X 内存子系统。若获确认，这将是服务器 CPU 史上最宽的内存总线。相比之下，AMD 计划于 2026 年底发货的 EPYC Venice SP7 支持 16 通道 MRDIMM，带宽高达 1.6 TB/s；Nvidia Vera CPU 通过 SOCAMM2 模块实现 1.2 TB/s 带宽。

Verano 平台若以 9,600 MT/s 速度运行 24 个 SOCAMM2 通道，总数据路径将达 3,072 位，理论聚合带宽约为 2.9 TB/s。这一数值几乎是 Vera 的两倍，并显著领先于 Venice SP7。不过，AMD 尚未确认具体速度、通道数或带宽数据，实际容量、纠错实施等细节仍有待确定。

SOCAMM2 是一种专为 AI 服务器打造的现场可更换内存标准。SK 海力士已于 2026 年 4 月开始为 Nvidia Vera Rubin 平台大规模生产 192GB SOCAMM2 模块。AMD 在 2026 年 5 月确认 Verano 将采用相同标准，但也指出可靠性、可用性和可服务性（RAS）限制可能制约早期部署。值得注意的是，受 AI 服务器需求推动，2026 年第一季度 LPDDR5X 合同价格环比上涨约 90%，创下历史新高。

AMD 的三插座 Zen 6 战略

SB1 的出现完善了 AMD 在 2027 年同时运行三个 Zen 6 服务器插座家族的战略版图，产品组合比以往更加碎片化：

SP7：旗舰级通用插座，支持最多 256 核 Venice 处理器，计划 2026 年底发货。

SP8：针对中等规模通用服务器，支持最多 128 核 Venice，预计 2027 年上半年推出。

SB1：专为 Verano 设计的焊接式 BGA 插座，针对 AI 头节点优化，以 LGA 的可配置性换取密度和带宽效率。

这一战略增加了服务器 OEM 和系统集成商的认证开销。不同插座的主板互不兼容，冷却解决方案需单独验证。数据中心需为每个插座家族建立独立的备件池和管理工具，这将反映在总拥有成本模型中。

x86 与 Arm 的架构之争

Verano 进入了一个由 Nvidia Vera 处理器确立基准的市场。Vera 采用 88 个定制 Arm 核心，搭配 1.2 TB/s 内存带宽。基准测试显示，Vera 在内存带宽密集型工作负载中表现优异，但在原始并行基准测试中因核心数较少处于劣势。

AMD 的核心竞争优势在于 x86 兼容性。EPYC Venice 于 2026 年 7 月推出，AMD 声称其在特定工作负载下的性能比 Vera 高出多达 3.3 倍。企业现有的 x86 工作负载可在 Venice 和 Verano 上原生运行，无需重新编译。Verano 旨在通过更宽的 LPDDR5X 总线缩小或消除 Vera 的内存带宽优势，从而降低整体部署摩擦。

SOCAMM2：AI 服务器内存的新标准

SOCAMM2（Small Outline Compression Attached Memory Module 2）旨在将 LPDDR5X 的能效和带宽密度引入 AI 服务器，同时保持现场可更换性。与传统直接焊接的 LPDDR 不同，SOCAMM2 将内存封装在可更换模块中，大幅提升了可服务性。SK 海力士数据显示，SOCAMM2 带宽是传统 RDIMM 的两倍以上，能耗降低 75% 以上。随着 AMD 和 Nvidia 两大平台均采用该标准，SOCAMM2 正成为 AI 服务器内存的行业默认选择。

发布时间表

AMD 计划在 2027 年下半年推出 Verano，将其与 Instinct MI500 系列 GPU 加速器整合进下一代 Helios 机架规模 AI 系统。Venice SP7 处理器计划于 2026 年第四季度开始发货，Venice SP8 及带有 3D V-Cache 的 Venice-X 变体预计在 2027 年上半年推出。目前，AMD 尚未公开 SB1 的物理尺寸、引脚数量或确切的 Verano SKU 规划，更多技术细节有望随 2027 年商业发布的临近而公布。

【星途科讯 图文丨小林 首发于 ZAKER 科技，转载请注明出处】