今年早些时候，IBM 发布了全球首个 0.7 纳米节点芯片技术。该技术基于完全重新设计的晶体管架构，将纳米片（nanosheet）逐层堆叠，从而突破了在既定芯片面积内容纳更多晶体管的空间限制。简而言之，它释放了 Z 轴方向的空间，为当今时代的逻辑缩放开辟了新思路。其成果是：在一块 150 平方毫米的芯片上集成近 1000 亿个晶体管，密度几乎是 IBM 2 纳米节点芯片的两倍，性能提升 50%，能效提升 70%，SRAM 存储器也实现了 40% 的缩放。
如今，随着半导体行业即将迎来晶体管架构的重大变革，IBM 宣布计划于 2027 年第一季度发布面向 7 埃（7-angstrom）纳米堆叠技术的早期研发工艺设计套件（PDK）。在行业正站在半导体设计新时代门槛上的这一刻，该 PDK 旨在让各机构有机会提前探索这种新兴架构将如何改变自身的产品。
PDK 提供工程师针对特定制造工艺开始设计芯片所需的模型、设计规则、单元库及其他信息。IBM 计划推出的这一套件，将帮助半导体企业在纳米堆叠技术尚未准备好广泛应用之前，就对其进行评估。潜在合作方包括无晶圆厂（fabless）芯片公司、电子设计自动化（EDA）供应商、设备供应商，以及有意参与该技术研发的研究机构。
IBM Research 高级技术使能经理 Jingyun Zhang 表示：「我们希望邀请业界伙伴与我们一起开展早期 PDK 评估，进而共同把这项技术编纂成可遵循的规范。」
携手面向未来
IBM 的纳米堆叠芯片架构与当今的纳米片晶体管相比，是一次重大转变。它不再将 n 型和 p 型器件并排放置，而是将二者上下堆叠。这改变了电路的物理布局，也对电阻、电容、热行为以及上下层器件之间的相互作用提出了新的考量。
Zhang 说：「最大的差异在于器件结构。人们现在设计电路时，需要转变思路，不能再沿用上一代纳米片的做法，因为这是逻辑代工技术中首次在晶体管层面从 2D 布局转向 3D 布局。」
PDK 的首个版本预计将包含面向逻辑功能的示例性标准单元库，以及一个示例性 SRAM 设计。电路设计人员可以借助这些资源研究布局与布线、生成早期的模块级版图，并评估潜在的密度与功耗性能特性。
首个版本不会包含成熟商用 PDK 应有的全部模型。它的作用是推进合作研究，并首次在开放硬件创新平台上，为一项技术在早期阶段开展设计与工艺协同优化（DTCO）奠定基础。
下一步
对潜在合作伙伴而言，提前获得纳米堆叠 PDK 不只是预览一种未来的晶体管，也是研究如何针对具体产品优化纳米堆叠技术的机会。EDA 公司可以开始让设计工具适配这一架构，设备厂商则可以研究与其结构相关的特殊制造挑战。
随着技术的发展，研究人员还可以探索寄生参数提取、热耦合以及器件间相互作用等方向。
Zhang 说：「这套 PDK 将帮助人们从纳米片迁移到纳米堆叠。我们正处在一个可以帮助行业做好更充分准备的节点上。」
此前从平面晶体管到 FinFET、再从 FinFET 到纳米片的每一次转变，都要求行业同时重新思考制造工艺与芯片设计。通过提前提供纳米堆叠 PDK，IBM 希望给企业留出时间再次启动这一过程，而这一次，各方有机会从一开始就共同定义这项技术的设计生态。
附：IBM 纳米堆叠和华为逻辑折叠对比
虽然都是堆叠，但不是一回事。
两者都在利用垂直方向（Z 轴）的空间，但堆叠的对象和所处层级不同。
IBM 纳米堆叠：在晶体管器件层面堆叠
把 n 型和 p 型晶体管从并排改为上下叠放，同一个电路单元的两种晶体管占用的平面面积减少。
这属于晶体管结构本身的变化，是纳米片之后的下一代器件架构，需要新的工艺（PDK）和设计规则。
IBM的的堆叠属于工艺制程层面。
华为逻辑折叠：在电路和芯片设计层面分层
逻辑折叠是一种设计方法，把数字、模拟和存储电路划分到垂直堆叠的活动层中，以联合优化性能、功耗和面积。
华为的思路是把单层芯片扩展为双层，目的是缩短关键路径的走线长度，降低信号传播的电阻和电容负载，也就是用 " 缩短信号传播时间 " 代替 " 把晶体管做得更小 "。
麒麟 9050 Pro 采用逻辑折叠技术，在不依赖先进制程的情况下实现了性能的大幅跃升。
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