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近日，DRAM 行业在一个关于未来技术走向的问题上给出了不同答案。
10 月 9 日，长鑫科技在上海第四届集成芯片和芯粒大会上宣布，预计年底推出融合 4F ² 架构与混合键合技术的新一代 DDR5 RDIMM 服务器内存。三天后，三星电子半导体事业部 CTO 宋在赫在 SEDEX 2026 上重申公司仍在推进 4F ² 开发；SK 海力士则早在 2025 的 IEEE VLSI 研讨会上，已将 4F ² 垂直栅极（VG）平台写入面向 10 纳米及以下的 30 年 DRAM 路线图。
然而，10 月 21 日，美光总裁兼首席技术与产品官 Scott DeBoer 在年度技术网络研讨会上给出了不同答案：不做 4F ²。
DeBoer 的解释是，美光研究了 4F ² 超过二十年，最终判定这一技术由于复杂度和成本上的不足没有可行的规模化路径。
这或许不是一次常规的工艺节点迭代之争，而是全球 DRAM 产业延续几十年的平面等比例微缩单一路线，首次出现了明确的技术分野。继续在二维平面榨取最后一代架构红利，还是提前下注三维堆叠路线？DRAM 产业走到物理极限路口的一次战略抉择。
4F ² 之争，到底在争什么？
从 6F ² 到 4F ²：单元微缩的底层逻辑
DRAM 的核心存储单元由 1 个晶体管和 1 个电容构成（1T1C 结构），单元所占的芯片面积通常用 "F ² " 来衡量，其中 F 代表工艺的最小特征尺寸。
过去二十余年，全球主流 DRAM 均采用 6F ² 架构，即单个存储单元占据 3F × 2F 的矩形面积。这一布局在工艺可制造性、电气性能和成本之间取得了最佳平衡，从 80nm 制程一直沿用到 10nm 级节点，支撑了 DRAM 密度的持续提升。
而 4F ² 则被业界视为平面 DRAM 微缩的 " 最后一步 " ——单元面积从 6F ² 的 3F × 2F 矩形压缩为 2F × 2F 正方形，理论面积缩减约三分之一，三星在 ISSCC 2026 上展示的原型数据显示每片晶圆裸片数可提升约 20-30%，是平面架构下密度最高的布局方案。
但这绝非简单的尺寸缩放。要实现 4F ² 布局，必须将原本水平放置的晶体管垂直竖立，通过垂直沟道或垂直栅极结构，在不增加横向面积的前提下维持有效的沟道长度，从而缓解短沟道效应、抑制漏电。
换句话说，4F ² 本质上是一次晶体管架构的重构，而非单纯的光刻微缩。
美光：4F ² 没有实际收益
然而，作为最早研究 4F ² 架构的厂商之一，美光的否定极具分量。美光总裁兼首席技术与产品官 Scott DeBoer 在研讨会上明确表示：" 关于 4F ² 的部分讨论本质上是烟雾弹，决定 DRAM 位密度的核心是电容间距，而非晶体管的布局方式。"
他的核心逻辑在于：DRAM 密度的真正瓶颈不是晶体管，而是存储电容。为了保证数据可靠存储，电容必须维持足够的电荷量，这决定了电容的间距和尺寸存在物理下限。无论采用 4F ² 还是 6F ² 布局，最终都要适配给定的电容间距；4F ² 虽然缩小了晶体管面积，但无法突破电容带来的密度天花板，反而会大幅提升工艺复杂度和制造成本。
按照这一逻辑，如果电容间距在先进节点上无法同步缩小，4F ² 的密度收益就会被高估；而实现 4F ² 所需的垂直沟道晶体管，对原子层沉积和选择性外延的工艺窗口要求极为苛刻，制造成本和复杂度却会实打实地上升。
美光表示，公司对 4F ² 的研究已超过 20 年，完成过多代原型验证，但最终结论是：不存在具备可量产性的规模化微缩路径，密度收益会被工艺成本、良率损失完全抵消。因此，美光选择彻底放弃 4F ² 路线，将研发资源全部投入 6F ² 延续优化与 3D DRAM 技术。
三星与 SK 海力士：继续押注 4F ²
与美光的判断相反，三星、SK 海力士的逻辑则可以概括为：4F ² 是跑通 3D DRAM 关键工艺模块的必经验证平台。
从短期密度红利角度来看，即便存在电容瓶颈，4F ² 架构仍可在当前工艺节点下实现约 30% 的单元面积缩减，仍值得继续推进。
而 4F ² 作为下一代平面架构的核心方向，率先量产并建立专利壁垒，能够定义行业技术标准，在未来的竞争中占据主动。并且三星、SK 海力士已在 4F ² 方向投入多年研发资源，积累了大量技术成果和专利，沉没成本极高；在没有明确更优路线的前提下，延续现有研发节奏是更稳妥的选择。
其中，三星的路线最为具体。2026 年 2 月，三星在 ISSCC 2026 上展示了 16Gb 4F ² DRAM 原型，融合了垂直沟道晶体管（VCT）与晶圆间混合铜键合技术，这是全球首次将 4F ² 单元结构与 VCT 工艺结合的公开实践。
三星展示的样品为 10nm 工艺的 16Gb、32 Bank VCT DRAM
（图源：半导体产业报告）
4 月，三星进一步产出基于 4F ² 架构的 10 纳米以下工作晶圆，实际电路线宽约 9.5 至 9.7 纳米。按照三星的规划，4F ² + VCT 将连续应用于 10a、10b、10c 三代 DRAM 产品，到 10d 节点才全面转向 3D DRAM。
这意味着三星将 4F ² 定位为一个跨越三代的工艺底座：VCT 的沟道形成、晶圆键合的对准精度、单元阵列与外围电路的分离制造，这些 3D DRAM 必需的能力，先在平面架构下完成良率爬坡和工艺成熟，到堆叠时只需解决往上叠的问题，而不必同时面对 " 新晶体管结构 + 新集成方式 + 新堆叠架构 " 的多重不确定性。
SK 海力士的路线在方法论上与三星同构，但节奏和侧重点不同。
2025 年 6 月，SK 海力士在 IEEE VLSI 研讨会上正式发布 4F ² VG 技术路线：将晶体管的栅极垂直放置，沟道环绕栅极周围，以此实现 4F ² 单元面积。该技术集成了位线屏蔽（BLS）技术抑制耦合噪声，共享背栅（BG）技术增强阈值电压控制、改善导通栅效应，同时配合芯片减薄技术保障晶圆键合结构的可靠性。
SK 海力士明确表示，4F ² VG 平台将面向 10nm 及以下工艺节点，预计可实现 20% 以上的位密度提升。
据报道，SK 海力士计划在 10b 节点而非 10a 节点导入 4F ² 和垂直晶体管，比三星晚一个节点，部分原因是在 1d 节点上的开发完成时间已比三星晚约 3 个月、量产准备晚约半年。
但 SK 海力士技术验证的节奏并不慢：2026 年 7 月，SK 海力士已通过测试阵列验证了 4F ² 相关技术的读写功能；同月 VLSI 上发表了位线屏蔽与共享背栅结构以降低读取失败率；并计划在 12 月 IEDM 上发表 " 无电容 4F ² " 设计，明确表述为与现有垂直栅 DRAM 工艺完全兼容。
SK 海力士的双线并行策略，将 VG 作为近期的密度抓手、3D DRAM 作为长期替代，两者共享同一套工艺创新——用其 CTO 的话说，" 有些人对堆叠层数带来的成本上升提出警告，但这可以通过持续的技术创新来解决 "。
从三星和 SK 海力士的思路大概可以理解为：4F ² 的制造复杂度不是需要回避的成本，而是需要提前消化和掌握的工程负债。跳过它，意味着在 3D DRAM 时代到来时，VCT、混合键合等这些底层能力仍然停留在研发阶段，而非量产验证阶段。
长鑫存储：4F ² 弯道超车的 " 追赶者 "
长鑫存储的 4F ² 进展，是这场全球技术分歧中颇受关注的中国变量。
2026 年 10 月，长鑫科技在第四届集成芯片和芯粒大会上正式宣布，自研 4F ² 架构取得关键突破，融合 4F ² 架构与混合键合技术的新一代 DDR5 RDIMM 将于 2026 年底推出，正式切入服务器内存市场。
据悉，长鑫的 4F ² 方案采用自研的 VSG（Vertical Surrounded Gate，垂直包围栅）晶体管结构，通过垂直包围沟道设计强化栅极控制能力，解决漏电与短沟道效应问题，同时实现单元面积的大幅缩减。
从技术积累来看，长鑫自成立起就启动了 4F ² 研究和专利布局，目前公开相关专利族已超 300 件；2021 年发布中国大陆首篇 4F ² 架构相关论文，2023 年、2025 年持续发表研发进展，技术沉淀并非短期之功。
配套工艺方面，长鑫第五代 DRAM 技术平台（G5 平台）已于 2026 年 9 月正式量产，每片晶圆裸片数量较上一代提升 50% 以上，为 4F ² 产品落地打下了工艺基础。
如果年底产品如期推出，这将是全球首款量产的 4F ² DRAM 产品，标志着中国 DRAM 厂商首次在核心架构创新上实现与国际一线同步。但需要客观看待的是，服务器级 RDIMM 对可靠性、兼容性要求极高，首代产品更多具备技术验证意义，大规模量产良率和市场接受度仍待观察。
业界也有声音表示，在无法获得 EUV 光刻设备的条件下，平面微缩的常规路径对长鑫而言是封闭的。4F ² 提供的则是另一条密度提升通道：不依赖线宽的进一步缩小，而是通过单元架构的变革，在 DUV 可实现的线宽内将面积系数从 6 压到 4。
这或许也是长鑫在平面微缩受限的情况下，寻求密度突破的选项和战略考量。
3D DRAM，成为必然
美光：跳过 4F ²，All in 3D DRAM
在放弃 4F ² 后，美光的技术路线图呈现出短期平面延续、长期三维跃迁的清晰路径。
在平面制程方面，美光的迭代节奏保持稳定：
1 γ 节点：首款引入 EUV 光刻的 DRAM 节点，2025 年已开始出货，是当前量产主力；
1 δ 节点：第 8 代 10nm 级节点，目前处于良率爬坡阶段，预计 2027 年进入量产爬坡；
1 ε 节点：将引入晶圆对晶圆（W2W）混合键合技术，采用 Cell-on-Peri 架构，将存储单元与外围电路分离在不同晶圆制造后再键合，以此提升密度和性能；
更后续的 ζÅ 节点：计划导入 High NA EUV 光刻技术，进一步推进平面微缩。
而在长期路线上，美光已明确规划 3D1、3D2 两代 3D DRAM 产品，将其作为平面微缩走到尽头后的终局方案。美光表示，3D DRAM 的量产时机将基于商业决策，在成本、复杂度和器件性能达到最优平衡点时正式导入。
另一方面，美光的 vHBM 和 vEIM 属于系统级垂直集成方向，将 DRAM 裸片、基础裸片和逻辑主芯片垂直堆叠，缩短数据通信路径；首代 vEIM 目标 2TB/s 带宽和低于 1pJ/bit 的能效，计划 2028 年到来，届时应用无凸块混合键合技术。这条线解决的是带宽与能效问题，直接对标的是 HBM 的演进逻辑，而非平面 DRAM 的密度竞赛。
整体来看，美光的策略似乎有些激进，它赌的是 3D DRAM 的长期天花板远高于 4F ²，但风险在于，3D DRAM 量产普遍预期在 2028 年之后，空档期内美光可能在密度上面临持续推进 4F ² 的竞争压力。
三星 3D DRAM，堆叠层数最高
上文提到，三星是 4F ² 路线的核心推动者之一，同时也在混合键合、3D 堆叠方向同步布局，采取多线并行的策略。
在 4F ² 技术上，三星选择了垂直沟道晶体管（VCT）路径，通过增加沟道高度缓解短沟道效应，同时引入 IGZO 氧化物半导体材料抑制漏电，使其 16Gb 4F ² DRAM 原型，单元面积较 6F ² 缩小 33%。同时，三星也在调整技术优先级，将混合键合方案扶正。其 B1b 混合键合方案采用 Cell-on-Peri 架构，存储阵列与外围电路分晶圆制造后通过铜混合键合集成，可放宽设计规则、提升整体密度，商业化落地门槛低于纯 VCT 方案。
在 3D DRAM 方向，三星提出了 VS-DRAM（Vertically Stacked DRAM）路线，采用全环绕栅极（GAA）单元晶体管 + 水平储能电容的结构，即在存储阵列内部向 Z 轴延伸，堆叠的是 DRAM 存储单元本身。
据了解，三星已展示 16 层垂直堆叠的原型，是目前公开的堆叠层数最高的 3D DRAM 方案之一。未来存储单元与外围电路分开制造后通过混合键合集成。这条路线解决的是密度问题，直接替代的是平面微缩的功能。
三星的策略是：混合键合先落地抢进度，VCT 4F ² 做技术储备，3D DRAM 做长期布局，不把鸡蛋放在同一个篮子里。
SK 海力士：VG 垂直栅极 +3D DRAM 双线并行
3D DRAM 方面，SK 海力士采取与 4F ² VG 平台并行研发的策略，目前正招募工程团队，整合 3D DRAM 与逻辑芯片技术，并探索与客户开展联合设计。同时，SK 海力士也在研究 IGZO 氧化物半导体作为沟道材料，利用其低温沉积特性解决 3D 堆叠中的热预算问题。
在光刻布局上，SK 海力士步伐领先：2025 年已引入业界首台量产型 High NA EUV 设备，计划 2028 年正式用于 DRAM 量产，为后续 4F ² 和 3D DRAM 工艺提供光刻支撑。
通过存储巨头的规划布局能看出，无论 4F ² 路线之争结果如何，行业内已形成基本共识：平面 DRAM 的微缩终将走到尽头，3D 堆叠是 DRAM 技术的必然方向。
底层逻辑与 3D NAND 的演进高度相似：当平面微缩逼近物理极限，漏电、电容、可靠性等问题会指数级恶化，继续沿二维方向推进的成本会急剧上升。此时向 Z 轴要空间，通过多层堆叠提升密度，就成为必然选择。
而 AI 算力的爆发正在加速这一进程。一方面，AI 大模型对内存容量的需求呈指数级增长，迫切需要更高密度的 DRAM；另一方面，HBM 的快速普及验证了 DRAM 堆叠的技术可行性，也为 3D DRAM 积累了工艺和产业链基础。
3D DRAM，仍有挑战
尽管存储巨头都在规划 3D DRAM，但相比于已经成熟的 3D NAND，3D DRAM 的工艺难度要高得多，目前仍面临多重核心挑战：
有源器件堆叠难度大：NAND 闪存的存储单元是无源结构，而 DRAM 每个单元都包含晶体管和电容，是有源器件。每堆叠一层都需要制作完整的晶体管和电容，工艺复杂度随层数指数级上升。
热管理问题突出：DRAM 的工作功耗远高于 NAND，多层堆叠后热量难以散发，会严重影响器件稳定性和数据保持时间。
良率和成本挑战：多层堆叠工艺中，任何一层出现缺陷都会导致整个芯片报废，良率爬坡难度极大；初期成本会远高于平面 DRAM，需要找到合适的应用场景切入。
延迟与性能权衡：垂直堆叠会增加信号传输路径长度，可能导致访问延迟上升，需要在架构上做针对性优化。
整体来看，几家厂商当前都处于实验室研发向工程化转化的阶段，距离大规模量产至少还有 3-5 年以上的时间窗口。
混合键合，成 DRAM 必选项？
值得关注的是，无论是否选择了 4F ² 路线，但全球主流 DRAM 厂商无一例外都在大力布局混合键合（Hybrid Bonding）技术。
混合键合的核心是 Cell-on-Peri 架构：将存储单元阵列与外围电路（传感放大器、解码器、I/O 接口等）分离在两块晶圆上制造，各自采用最优的工艺节点，再通过铜混合键合技术将两块晶圆精准键合在一起。
这种架构的优势十分明显：
存储单元可以专注于密度优化，外围电路可以专注于性能和功耗优化，互不牵制；
外围电路不再占用存储阵列的面积，有效提升了芯片的存储密度；
从各家对此的布局节奏来看，混合键合是从 2D 平面 DRAM 向 3D 堆叠 DRAM 过渡的关键中间技术，可实现堆叠层数的逐步提升。可以说，混合键合是当前 DRAM 产业为数不多的共识，是从二维走向三维的必经之路。
DRAM，是否需要 High NA EUV？
在光刻技术路线上，DRAM 厂商之间也存在分歧。
三星、SK 海力士均明确规划了 High NA EUV 的导入时间表，计划在 2028 年左右将其用于 DRAM 量产，作为 10nm 以下节点微缩的核心光刻手段。
而美光虽然将 High NA EUV 列入了 ζÅ 节点的路线图，但整体态度相对克制，这与其放弃 4F ² 的战略一脉相承——既然平面微缩的瓶颈不在晶体管而在电容，那么更先进的光刻能带来的边际收益就相对有限。
行业内对此也存在争议：一方认为，DRAM 工艺微缩仍有空间，High NA EUV 可以减少多重曝光步骤、提升良率和效率；另一方则认为，DRAM 对光刻精度的要求低于逻辑芯片，现有 EUV 配合多重曝光足以支撑到 3D DRAM 量产，High NA EUV 成本过高，投入产出比不足。
写在最后
站在今天的节点回望，DRAM 产业过去三十年的历史，就是一部不断微缩、不断集成的历史。DRAM 行业遵循统一的技术演进路径，厂商比拼的是工艺微缩的速度和良率控制能力。
而现在，技术路线本身的选择成为最大变量：一旦押错路线，数十亿美元的研发投入可能付诸东流；而选对路线的厂商，则可能获得 2-3 年的技术领先窗口，重塑市场格局。
同时，技术路线不统一也可能导致生态碎片化，不同架构的 DRAM 在接口、时序、兼容性上存在差异，增加上下游合作伙伴的适配成本和供应风险。这也意味着，率先实现大规模量产、形成生态优势的路线，更有可能成为最终的行业标准。
这场路线之争的答案，或许要到 2028 年才能真正揭晓。而在此之前，每一次技术进展、每一款产品落地，都在改写着行业的未来走向。
* 免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。
END
今天是《半导体行业观察》为您分享的第 4577 期内容，欢迎关注。
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