何庭波提出韬 ( τ ) 定律时，她其实在问一个问题：如果 " 制程缩微 " 这条路快走到头了，我们还能靠什么让芯片继续变强？

先进制程的成本正在以指数级增长。3nm 制程单颗芯片设计成本超过 10 亿美元，单次流片费用突破 5 亿美元全球仅有极少数企业能够参与先进制程的竞争，产业创新活力被严重抑制。

她的回答是 " 时间缩微 " ——把芯片从一座 " 平面城市 " 改造成 " 立体城市 "，通过逻辑折叠 ( Logic Folding ) 等技术，压缩信号从 A 点到 B 点的传输时间。华为过去六年用 381 款芯片的设计与量产验证了这套方法可行。

但 " 立体城市 " 有个麻烦：当你把多层电路堆叠在一起，信号在层与层之间穿行时，电磁干扰、时序同步、信号完整性这些问题会变得极其复杂。算不对，整个设计就无法收敛。

何庭波在论文中挑明了这个问题：三维芯片配套设计软件缺失，是当前最紧迫的瓶颈之一。全球主流 EDA 工具均为二维芯片设计而生，三维堆叠需要的电磁场仿真工具几乎处于空白状态。

2026 年 1 月 16 日，华大九天与西电举行战略合作框架协议签约仪式，双方围绕 EDA 电磁场仿真和多物理场仿真领域开展战略合作。华大九天党委书记、董事长刘伟平表示，双方将结合华大九天在 EDA 领域的技术积累与产业资源，以及西电在电磁场及多物理场领域的学科科研实力和顶尖技术团队，快速补齐华大九天相关领域工具短板，加快科研成果产业化进程。2026 年 6 月 24 日，华大九天在互动平台向投资者正式披露了引进西电电磁场仿真技术这一进展。

逻辑折叠需要精确的电磁场仿真来保证每一层之间的信号完整性和时序收敛。通俗地说，逻辑折叠是把原本平铺的电路 " 折 " 起来、堆叠成三维结构，以缩短信号传输路径。但 " 折 " 起来之后，层与层之间的电磁耦合、寄生效应、信号反射等问题会显著增加——没有精确的电磁场仿真，设计人员甚至无法确定信号能否在正确的时间到达正确的位置。

华大九天是国内唯一的 3DIC 设计验证全流程 EDA 提供商，已构建覆盖从异构集成三维芯片协同设计到验证的全流程解决方案，填补了国内高端 3DIC 设计工具的空白。公司先进封装 EDA 平台已具备支撑高端 AI 芯片、GPU、高性能处理器芯片等 Chiplet 芯粒设计的能力。在电磁场仿真领域，华大九天于 2026 年引进了西安电子科技大学的电磁场仿真技术，双方围绕 EDA 电磁场仿真和多物理场仿真领域开展战略合作。华大九天董事长刘伟平表示，此举可 " 快速补齐华大九天相关领域工具短板 "。

华为手机麒麟 2026 将在今年秋季率先采用逻辑折叠技术，在成熟制程下晶体管密度提升 53.5%，芯片能效提升 41%。昇腾芯片正以 " 一年一代、算力翻倍 " 的速度演进。

韬定律构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系，每一层都需要相应的 EDA 工具来支撑设计、仿真和验证。华大九天在 3DIC 和 AI+EDA 领域的布局，以及引进西电电磁场仿真技术补齐相关短板，均与韬定律驱动的产业升级方向一致。