快科技 6 月 23 日消息，国际半导体标准化组织 JEDEC 近日正式批准了 SPHBM4（Standard Package High Bandwidth Memory 4）标准。

该标准旨在解决 HBM 成本持续攀升和先进封装供应紧张的问题，通过将 I/O 数据引脚数量压缩至原先的 1/4、信号速度提升 4 倍，在标准封装结构下实现与 HBM4 相当的性能水平。

SPHBM4 保留了与 HBM4 完全相同的 DRAM 堆叠架构，核心差异在于接口基础裸片的设计优化，可直接搭载于标准有机基板，而非传统 HBM4 依赖的昂贵硅中介层。

标准 HBM4 接口拥有 2048 个数据信号引脚，SPHBM4 将其减少至 512 个，通过 4:1 串行化技术使单引脚带宽达到 HBM4 的 4 倍，从而在引脚数大幅减少的情况下维持相同的总吞吐量。

SPHBM4 的连接距离也得到优化，主机计算裸片与内存之间的最大连接距离扩展至 20 毫米，有助于改善封装内部的散热管理。

业内人士指出，SPHBM4 使 HBM 级内存能够更经济地部署于大型封装中，随着 SPHBM4 普及，玻璃基板的应用价值有望同步提升。

该标准由 JEDEC DRAM 存储器小组委员会讨论后最终获批。三星电子、SK 海力士等存储企业是否跟进推出相关产品，以及台积电、英伟达等企业是否采用，将决定该标准能否真正改变行业格局。

业界分析认为，SPHBM4 的商业化落地仍需观察，但标准的正式获批为降低 AI 算力基础设施成本开辟了新的技术路径。

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