2026 年 7 月 3 日，华为半导体负责人何庭波在中国科学院科技论文预发布平台 ChinaXiv 发布《面向多层级电子系统的时间缩微理论》V2 版本。该版本在 5 月 25 日发布的 V1 基础上，未改变核心理论框架，但补充大量实测数据与工程细节，并进一步细化麒麟处理器与昇腾 AI 平台未来数年技术演进路径。

新理论以 " 时间（τ）缩微 " 替代传统 " 几何缩微 "，提出通过 LogicFolding（逻辑折叠）、Unified Bus（统一总线）及 Hi-ONE 光互连等技术，在器件、电路、芯片至系统多个层级持续压缩信号传播时间，实现性能、能效与集成度协同提升。

V2 版本引入 "Gear Ratio（齿轮比）" 概念，定义混合键合间距与顶部金属层布线间距之比；指出当齿轮比低于 3、理想趋近于 1 时，设计空间可由宏块级离散优化转向单元级连续优化，使 EDA 工具支持跨有源层的标准单元粒度协同设计。该能力依赖华为在超细间距混合键合、TSV 微缩及叠层精度控制等方面的多年工艺开发成果。

在麒麟处理器路线方面，V2 新增晶体管密度与 CPU 频率投影曲线图，将 CPU 核心频率、晶体管密度与逻辑折叠进程纳入统一量化框架；明确 TSV 布线从顶层金属逐步下移至 M6 层，预计释放超 30% 高层布线资源；并规划从两层向三层、四层多有源层堆叠演进；昇腾 Ascend990 计划于 2030 年前后引入逻辑折叠技术。

V2 提供 Kirin 2026 与 Kirin9030 Pro 在等性能条件下的实测对比数据：在 25 ℃环境下，Kirin 2026 实现供电电压由 1.1V 降至 0.9V，归一化功耗为 0.59（即下降 41%），归一化功率密度降低约 5.6%。同时补充热管理策略、热感知设计方法及对应功率密度实测结果。

针对 AI 系统瓶颈，V2 更完整阐述 τ 定律从单芯片向 AI 集群的扩展逻辑，指出大模型发展已使计算、互连、存储、供电等层级发展失衡，需在系统层面持续压缩时间常数 τ。新增示意图说明 Unified Bus、Hi-ONE 与 3D Folding 三项技术在芯片、互连及 AI 集群不同层级的分工与协同关系，形成系统级 τ 协同设计范式。

V1 曾列出适配三维逻辑划分的 EDA 工具链、晶圆间工艺偏差补偿、垂直互连开销、系统能耗建模及新型基准测试方法等关键待解问题，V2 对此补充热感知设计策略及其实测数据支撑。截至发稿，该论文在 ChinaXiv 平台点击量逾 26 万次，下载量逾 5 万次。

华为在两版论文中均强调 τ 定律并非成熟解决方案，而是处于持续演进中的工程体系，需企业、科研机构与产业链协同推进。何庭波指出，未来六至十年，以 τ 为核心研发目标的生态将主导计算产业发展格局，但在工具链、行业标准、性能基准、器件物理及商业模型等领域仍存在大量共性挑战，须全行业共创解决。

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