华为半导体业务总裁何庭波。图片经过 AI 处理

文丨苏扬

编辑丨徐青阳

华为更新了 " 韬定律 " 论文的 V2 版：《A time scaling theory for multi-layer electronic systems》（关于多层电子系统的时间缩放理论），整个论文可以概括为后摩尔定律时代华为对芯片性能的持续扩展的思考。

在摩尔定律框架之下，晶体管数量每 24 个月翻一倍，但这套框架在近几年开始失准，而在华为身上还面临着特殊的限制：先进 EUV 和高端 DUV 光刻机遭遇禁运。

过去，为了延续摩尔定律的晶体管几何微缩，" 多重曝光 " 这种几何微缩成为国产芯片突破 7nm 等先进工艺的关键手段。只是，多重曝光带来了成本和良率问题，且这项技术也有极限，" 韬定律 " 则是绕开这种技术方案的新路径。

按照华为的测算，今年的 Kirin 2026 芯片，基于韬定律单次迭代实现的晶体管密度提升，相当于传统几何微缩三年（代）的水平。

可以这样说，" 韬定律 " 反映的是一种更系统的方式来做先进工艺芯片，去对标传统晶圆制造的 5nm、3nm 甚至是 1nm 芯片。

5 月份刚发论文的时候，我就把 " 韬定律 " 解读为：在晶体管密度受限的情况下，从底层器件，到顶层系统，优化、缩短信号传输和处理的时间，来优化芯片的性能。

华为在第一版论文中就强调，" 韬定律 " 是过去 6 年时间 381 颗芯片量产的经验的总结，不过当时由于数据少，争议也比较多，比如 " 定律 " 二字。

为了消除这种质疑，华为也在最新论文中，更详细地通过实例对 " 韬定律 " 涉及到的 " 时间微缩 "、" 逻辑折叠 " 等等进行了补充解释，以验证它的逻辑闭环。

Kirin 2026：韬定律的量产测试

韬定律的理论基础建立在 τ = f ( τ _transistor, τ _circuit, τ _chip, τ _system ) 分层函数之上，它将整套系统时间常数，拆解为晶体管、电路、芯片、系统四层子时间常数的耦合关系。

工程师们通过压缩各层级时延，最终实现全栈 τ 缩放。

比如，在晶体管层，通过高 K 值 / 金属栅极、GAA 架构等来微缩时间常数；再比如在芯片层，通过架构、存储层次等来解决计算和内存访问延迟，构成芯片层时间常数的微缩。

2026 年度旗舰机将搭载的 "Kirin 2026" 芯片，是第一款对 " 韬定律 " 进行验证的量产级移动 SoC 芯片。

对智能手机 SoC 来说，芯片即系统。它没有多插槽概念，亦不能通过上千个节点网络来平衡慢速链接，所以，交付的芯片性能就是最终确认的。同时，华为面临先进节点制造设备限制，不得不率先在移动 SoC 领域探索新路径，以便于在一个固定节点实现性能的代际提升。

要在移动 SoC 上让 " 韬定律 " 落地，实现 τ 时间微缩，华为的答案是逻辑折叠。

它是一种设计方法论，遵循时间缩放原理，将单一硅片上的寄存器、运算电路拆分，部分放到第二层堆叠晶圆，使得第一层的晶体管密度更高（如下图），再通过垂直短通道代替横跨芯片的长线，链接两层，缩短信号传输距离以联合优化性能、功耗和面积。

与 HBM 多层 DRAM 裸片垂直堆叠不同，逻辑折叠是将不同功能器件拆分布局在多层晶圆上，实现跨芯片单元的分层优化排布。

逻辑折叠原理示意图：FF 为存储运算结果的寄存器、Comb 为运算电路、Cache 为高速缓存

如果用盖房子来描述，传统芯片就是单层平房，所有电路元件平铺在同一层晶圆上，模块之间距离远，信号要走很长的金属线。

逻辑折叠则是一种立体化设计思路，相当于把单层平房改成双层复式，它不用换建筑材料，也就是不依赖更先进光刻制程，不缩小晶体管，直接把电路单元拆分到上下两层晶圆，靠混合键合工艺贴合，原本横跨整片芯片的长走线，被替换成上下层之间的垂直通道。

回到韬定律对应的分层函数 τ = f ( τ _transistor, τ _circuit, τ _chip, τ _system ) ，逻辑折叠对应就是 τ _circuit（电路层）的时间常数微缩。

根据华为在论文中提供的数据，以 Kirin 9030 Pro 为参照基线，虽然采用相同制造工艺，但是引入逻辑折叠的 Kirin 2026，晶体管密度从基线的 155MTr/mm ² 提升至 238MTr/mm ²，如果按照传统的几何微缩，这样的提升需要 3 年（3 代）工艺进化才能实现。

不过，由于论文中晶体管密度计算公式为： [ 2 × 10 ⁶ ] ÷ [ 栅接触间距 × 标准单元高度 ] ，而行业多采用 [ 1.474 × 10 ⁶ ] ÷ [ 栅接触间距 × 标准单元高度 ] 。也就是说，华为晶体管密度计算口径下，数据比行业标准多了 35.7%。

两个口径的差别在于华为的计算逻辑中，计入了填充、隔离辅助器件，而行业仅统计有效功能逻辑晶体管。

所以按行业标准口径，Kirin 2026 的晶体管密度应为 175.39MTr/mm ²，即每平方毫米 1.75 亿颗晶体管。密度小幅超出台积电 5nm 平面工艺的标准逻辑密度上限，后者晶体管密度范围落在 138.2 – 171.3MTr/mm ² 这个区间。

除了晶体管密度提升，Kirin 2026 将供电电压下调了 0.2V，但与 Kirin 9030 Pro 保持同等的性能（如下表）。同等性能下的实测功耗只有参照基线 Kirin 9030 Pro 的 59%，功率密度也只有 94.4%。

华为还特地强调 Kirin 2026 选择的是一种趋于保守的逻辑折叠，暗示晶体管密度的提升仍然有空间。

按照华为的预测，未来 10 年，逻辑折叠将从局部路径折叠演进为全规模、多层折叠。从 2026 年到 2035 年，晶体管密度预计将向 400MTr/mm ²（按行业口径为 294.8MTr/mm ²）及以上攀升。同时，逻辑折叠也将使得麒麟芯片能够大幅提升 CPU 核频率，为突破 4GHz 及以上铺平道路。

在毫瓦级别的移动端 SoC 上验证有效的 " 韬定律 "，在 GW 级别的 AI 数据中心机架能不能行得通呢？论文强调答案是明确的。

华为表示，大型 AI 集群中超过 80% 的能量消耗于数据传输；超过 70% 的系统成本分配给数据存储。这个现状直接意味着减少数据在传输中花费的时间——在芯片之间、机架之间和封装之内——与减少计算本身的时间同等重要。

韬定律在数据中心扩展中的落地，主要通过系统架构（统一总线，Unified Bus）、一个近封装光学引擎（Hi-ONE）和封装本身的拓扑重组（3D Folding）三层的相关技术协调来实现，与 " 韬定律 " 函数中的 τ _chip、τ _system 紧密相关。

以 Unified Bus 和 Hi-ONE 为例，对应消除跨节点协议转换开销、解决集群高速互连传输延迟，两者大幅压缩整机系统 τ _system 的通信时间常数，进而服务于 τ 时间微缩。

按照华为的预估，到 2030 年前后，AI 加速器主要依赖成熟技术组合（依赖成熟技术的组合：chiplet、2.5D、3D 堆叠），到 2030 年之后，昇腾 990 将开始引入逻辑折叠。按照这一路线图，硬件集成度预计到 2035 年增长超过 100 倍。

所谓的硬件集成度，包括单芯片维度的 3D 堆叠集成，也包括封装层面 I/O、供电、内存的垂直集成以及整机层面的互联集成。

一切归于 STCO

在一位资深研究员看来，" 韬定律 " 的本质就是 STCO（System-Technology Co-Optimization，系统 - 工艺协同优化）。

与 STCO 关联，或者说更传统的是 DTCO（Design-Technology Co-Optimization，设计 - 工艺协同优化）。DTCO 涵盖晶圆工艺、标准单元、版图布线协同优化，它打破了 " 晶圆厂只管造，客户只管设计 " 的界限，让芯片设计厂商（客户）和 EDA 工具厂商在工艺开发初期就介入，共同定义标准单元库和物理规则。

过去十多年，台积电一直在联动合作伙伴探索 DTCO。

比如在 7nm 上，通过重新设计标准单元，用更少的鳍片驱动同样的电流，使得相比 10nm 逻辑密度提升超过 1.6 倍，功耗降低 40% 左右。只是，DTCO 局限在单颗裸片内部，器件团队、电路团队、系统架构团队各做各的。

华为在论文中强调，" 韬定律 " 是使端到端堆栈协同优化成为可能的语言——而每层独立优化、时序作为残差出现的时代已经结束。而 " 端到端堆栈协同优化 " 这句话，其实就是 STCO 的核心目标。

半导体产业在摩尔定律的框架下运转了 60 年，晶体管数量虽然是几何维度的扩展，但本质上依旧通过微缩晶体管、缩短走线，实现更短的信号传输时间，说到底还是压缩时间的工具。

" 韬定律 " 只是从系统层面出发，强化压缩时间的目标。在 " 韬定律 " 中，工艺、电路、架构、系统工程师都有一个统一目标，即 " 缩短 τ "。

值得关注的是，随着 2nm 以下更先进工艺晶体管微缩越来越难，单一裸片维度的 DTCO 逐渐让位于 STCO，台积电开始与苹果、联发科等客户落地相关业务。其中，苹果 M 系列的 Ultra 级芯片所采用的 UltraFusion 封装，就是 STCO 的典型应用。

简单来说，DTCO 讲究的是 " 晶体管怎么摆放、如何连线 "，STCO 考虑的是 "CPU 与 HBM 内存怎么通过 CoWoS 封装互联在一起最快 "。

为什么是现在，为什么是华为？

文章开头我们就提到了摩尔定律逐渐失效的现状，华为在引言中也强调，更加量化地点出了几何缩放面临的技术、经济性以及特定企业面临的出口管制问题。

根据华为在论文中披露的数据，掩模成本、EUV 折旧和设计规则复杂性推动前沿芯片设计预算在 2 纳米节点超过每颗十亿美元。

"7 纳米节点之后，几何缩放不再带来历史性的红利。光刻工具正逼近图案化的物理极限，EUV 折旧主导了晶圆成本，单位晶体管价格曲线趋于平坦——甚至在某些情况下出现逆转。" 何庭波在论文中写道，并且强调，对那些获取最先进光刻工具受限的组织而言，约束更早显现且更为严峻。

在华为看来，当前的行业核心问题不是 " 晶体管还能缩小多少 "，而是 " 应该缩放什么，针对什么目标？"

时间缩放，这就是华为的答案。

" 未来十年电子系统演进不应由几何缩放引导，而应由时间缩放引导——系统性地降低贯穿计算栈每一层的单一特征时间常数 τ，从皮秒级开关的晶体管到秒级响应的数据中心工作负载。" 何庭波论文中强调这一洞察源自华为半导体团队在移动 SoC、AI 加速器、系统架构和封装等领域的硅基实践中的研究，即前文提到的 6 年、381 颗芯片。

那韬定律是不是标准答案呢，或是不是完美的呢？

" 将 τ 缩放表述为已完成的系统是误导性的。" 何庭波在论文中也否认了现阶段的完美论，所以外界的争议和批评都有合理性。华为认为，包括 EDA 等在内的原生工具链、不同批次、工艺的晶圆键合带来的工艺变异等，都是韬定律所面临的开放挑战。

" 许多开放问题仍然存在，没有任何单一组织能够独自应对——工具链、标准、基准、器件物理和经济模型都需要来自任何一家公司之外的贡献。因此，本文既是一份来自一线的报告，也是一份邀请。"

华为在论文末尾，这样总结韬定律。

文章开头，我们提到 " 定律 " 二字的争议，这是因为摩尔定律、登纳德缩放定律等，都基于全球数十年、上百家企业的海量产品观测归纳出的统计规律。" 韬定律 " 则是华为基于自身量产芯片沉淀出的工程方法论，依靠自研数据库搭建专属时延公式和定制参数，它需要更多第三方独立的复测，来验证这套规则的可靠性。

" 现在的问题是光华为自己公布不能说服大家，要第三方机构测试，但华为公布实例也体现了信心和正确性。" 一位资深半导体观察人士说。

《芯片简史》作者汪波教授过去一段时间在很多场合谈及 " 韬定律 " 的产业价值和挑战，他认为最大的挑战，其实还来自于信心。也就是如何凝聚共识，让学术界、产业界接受这一新的叙事，让 AI 厂商愿意适配新的芯片设计思路，让业内所有人愿意加入到变革中来，劲往一处使，开辟出一条新路。" 这似乎比当初鸿蒙系统的切换更有挑战，但又很值得去做。"