好事好事

WCCFTech 报道，SK 海力士在 Hot Chips 2026 大会上披露，其下一代 HBM 解决方案将引入包括英特尔 EMIB 在内的先进封装技术，并计划最终迈入 3D 封装时代。

在 Hot Chips 2026 大会的演讲中，SK 海力士封装工程副总裁 Jaesik Lee 详细阐述了公司如何利用先进封装技术加速其 HBM 产品路线图。HBM 通过硅通孔将多个 DRAM 核心芯片堆叠连接，目前最高可达 16 层堆叠（16-Hi）。相比传统的 GDDR6 方案，HBM3E 在节省一半空间的同时，可提供高达 144GB 容量和 4TB/s 带宽。

然而，随着带宽每两代近乎翻番，现有封装技术正承受着 2.2 倍的热负担。TSV 数量增长带来的面积问题、功耗上升以及散热挑战，正在成为 HBM 性能提升的核心瓶颈。

SK 海力士此次披露的关键信息，是在其 2.5D HBM 解决方案的演示材料中，除了列出台积电的 CoWoS 系列技术外，还提及了英特尔的 EMIB 封装技术。EMIB（嵌入式多芯片互连桥接）是英特尔开发的一种 2.5D 封装技术，通过嵌入基板中的微小硅桥实现芯片间的高密度互连，相比传统硅中介层方案具有更高的设计灵活性和更低的成本。

这一动向标志着 SK 海力士正在技术路径上寻求多元化布局，不再仅依赖台积电的 CoWoS 封装方案。在先进封装产能持续紧张的背景下，引入 EMIB 作为备选或补充方案，有助于 SK 海力士保障其 HBM 产品的产能和交付能力。

SK 海力士目前的路线图将 HBM4 作为旗舰产品，其 DRAM 密度高达 24Gb，容量最高可达 48GB，IO 位宽增至 2048 个，带宽突破 2TB/s。此外，HBM4 的功耗效率比 HBM3E 提升 40% 以上，耐热性提升 14% 以上，封装内部集成超过 2 万个 TSV 和 1.6 万余个底部微凸点。目前其 16 层堆叠版本正在进行资质认证。

在下一代封装技术方面，SK 海力士正在探索混合键合等方法，以突破 16 层堆叠的限制。数据显示，与现有的 MR-MUF 工艺相比，混合键合能使核心裸片增厚 24%，TSV 间距缩小至 18 微米以下，并在增加堆叠层数的情况下将热阻降低 35%。此外，SK 海力士还在研发名为 iHBM 的局部热点缓解技术，通过在热点区域嵌入高导热且绝缘的冷却组件，可使热阻进一步降低 30% 以上。

HBM 内存，很显然也不再是一家内存工厂本身能撑住全部的竞争力，封装技术、代工工艺和客户协同设计，正在让 HBM 变成一个更加综合的竞争技术。英特尔的 EMIB，显然将为海力士提供与三星、美光更加有力的竞争资本。

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