AI 不只在制造更多芯片，也开始进入 RTL、验证、实现、封装与多物理场分析主流程；EDA 的竞争边界正由芯片级工具扩展至系统级工程平台。

                                                                                                                                                                                Cadence 资深副总裁兼数字与签核事业部总经理滕晋庆博士发表主题演讲。

8 月 25 日，CadenceLIVE China 2026 中国用户大会在上海前滩香格里拉酒店举行。大会以 "Design for AI and AI for Design" 为主线，设置主题峰会、七大技术分会场和产品展示。Cadence、此芯科技、火山引擎与中兴微电子等企业代表围绕 AI 芯片、智能体计算、工程生产力与系统设计展开讨论。

从这场大会释放的信息来看，EDA 的发展方向正在发生变化。过去，工程师得在不同工具间来回切换、手动操作；现在，AI 能懂需求、调工具，还能帮着做优化。

也就是说，AI 给 EDA 带来的改变，早就不是让某个单点步骤跑得更快那么简单了，它正在把整个芯片设计流程盘活，让各个环节变得更聪明、配合得更默契。

下一阶段 EDA 竞争的关键，不是谁先接入大模型，而是谁能让 AI 在可信的物理引擎、设计规则和签核工具之上完成闭环工程任务。

AI 推动半导体扩容，也把设计复杂度推到新高度

AI 基础设施正在重置半导体产业的规模基线。IDC 在 2026 年 4 月预计，全球半导体收入将在 2026 年达到 1.29 万亿美元；WSTS 随后发布的春季预测进一步上调至 1.51 万亿美元。两家机构口径不同，但指向同一事实：数据中心、HBM、AI 加速器和网络芯片构成的新需求，已不再只是一次周期性反弹，而是在扩展整个行业的可服务市场。

规模扩张的另一面，是设计难度陡增。AI 芯片架构不断走向异构化，先进制程、HBM、Chiplet 与 3D-IC 把功耗、散热、互连、封装和可靠性问题耦合在一起。单纯增加工程师数量，既难以覆盖快速增长的设计空间，也无法解决资深人才稀缺和项目周期持续拉长的问题。

滕晋庆把 Cadence 的角色概括为两个相互强化的方向：一是 "Design for AI"，用 EDA、IP 和系统分析能力帮助客户构建更强的 AI 芯片与基础设施；二是 "AI for Design"，把 AI 引入设计流程，提高研发生产力。前者催生更强算力，后者利用这些算力改造工程流程，形成一条自我加速的正循环。

Cadence 副总裁、中国及东南亚区总经理汪晓煜在开场致辞中表示，行业的创新焦点已不再局限于物理制程微缩，而是同时转向系统、架构和生态创新。Cadence 现场披露，其每年将约 30% 至 40% 的营收投入研发，涵盖从 AI 优化到 Level 5 的 Super Agent，并推动其进入工程主流程。

此次 Cadence 用五级路径描述走向自主化的过程：Level 1 是优化，Level 2 是对话式大模型，Level 3 增加推理，Level 4 进入智能体工作流，Level 5 则指向全自主。这里的 " 自主 " 并非脱离工程师，而是让工程师从逐项操作转向目标设定、约束管理、结果审核与最终签核。

  Cadence AgentStack 及面向芯片到系统不同环节的 AI Super Agent 矩阵。

Cadence 强调的 " 三层蛋糕 " 是理解这一路线的关键：底层是加速计算与数据，中间层是基于数学和物理的仿真、优化与签核引擎，最上层才是 AI Agent。通用大模型可以生成代码，但芯片设计还必须同时满足功能正确性、时序、功耗、面积、可靠性和工艺规则；而 RTL 及设计数据大多又是企业不公开的核心 IP。没有中间层的工程约束，模型输出再流畅，也很难直接变成可流片结果。

这些基于特定环境的成绩单释放了一个明确信号：AI 已经实质性地接管了那些多步骤、长周期的复杂工程任务。

这也是 Agentic EDA 与普通 "AI 助手 " 的分水岭：价值不在于更快地产生第一份答案，而在于能否调用工具、观察偏差、改变策略并不断迭代，直至交付可验证结果。对芯片行业而言，" 闭环 " 远比 " 生成 " 重要。

3D-IC 与 Physical AI，让 EDA 边界向系统工程扩张

随着 2D 缩放的边际收益下降，Chiplet、先进封装和 3D-IC 正在成为延续系统性能增长的重要路径。但 3D 堆叠并不是把多个裸片机械叠加，而是要把它们视作一个系统，从架构阶段同时优化计算、存储、互连、供电、散热与机械可靠性。设计变量从 XY 扩展到 XYZ，签核对象也从单颗芯片扩展到芯片—封装— PCB —整机。

  Integrity 3D-IC 强调计算、存储、互连、供电与散热的系统级协同优化。

这解释了 Cadence 为何持续把业务边界从传统 EDA 推向智能系统设计。继 2024 年收购 Beta CAE 后，Cadence 于 2026 年 2 月完成对 Hexagon 设计与工程业务的收购，补入结构分析、多体动力学等能力。中国客户案例：AI 不是展示，而是工程生产力

  此芯科技展示基于 Cadence 工具完成的 6nm Arm Cortex-A720 CPU 内核实现结果。

在现场案例中，此芯科技展示了采用 Cadence 设计流程完成的 6nm Arm Cortex-A720 CPU 内核：0.95V 下达到 3.05GHz，0.85V 下达到 2.85GHz；按其披露的对比口径，总功耗比行业公开参考结果降低 21%，漏电功耗降低 37%，并完成静态、动态 IR 完整性验证。

大会论文评选同样透露出需求变化。今年活动收到来自 24 家客户公司的 59 篇论文投稿，由 13 位产业专家评审，最终评出 1 篇 Best Paper 和 5 篇 Outstanding Paper。评委会主席、中兴微电子副总经理兼 IC 平台研发中心主任欧阳可青表示，系统分析方向的投稿增长最为明显，这与芯片设计走向系统级协同的趋势相吻合。

从 PoC 到规模化部署，AI 落地还要跨过三道门槛

火山引擎副总裁张鑫认为，AI 产业正在从技术验证切换到规模化部署，企业关注点也从 " 能不能用 " 转向能否稳定运行、可控治理和持续降本。他给出的一个对比颇具代表性：大模型在代码生成环节可以达到十倍以上速度，但在火山引擎内部，端到端研发效率的实际提升约为 60%。

  火山引擎认为，AI 产业关注点正从 " 能不能用 " 转向可稳定运行、可治理和持续降本。

对应半导体行业，火山引擎提出 "Cloud for IC、AI for IC、Security for IC" 三条路径：用云端弹性算力承接前后端仿真与验证的峰谷差；用 AI 连接需求、RTL、测试、脚本和软件开发；再以机密计算、权限控制、审计和模型治理保护设计 IP。

这也揭示了 EDA 智能体商业化的三道门槛：第一是结果必须可验证，不能只看生成速度；第二是设计数据高度敏感，云端部署必须解决安全与知识产权问题；第三是多工具长流程需要可观测、可审计和可回滚。只有跨过这三道门槛，AI 才可能从演示 Demo 变成工程基础设施。

行业洞察：下一阶段拼的不是模型，而是闭环

洞察一：Agentic EDA 会先在边界清晰、反馈明确的任务中成熟。RTL 生成、Testbench、回归验证、ECO 收敛、版图迁移、IR 分析等任务都有清晰目标和验证器，更适合形成强化学习闭环；完全自主设计一颗复杂芯片仍是路线图，而非一夜之间到来的现实。

洞察二：AI 入局 EDA，工程师不仅不会丢饭碗，反而能借此卸下不少重担。不过，芯片设计真正的门槛，从来都不在于 " 执行 "，而在于 " 抉择 "。

洞察三：EDA 厂商的玩法正在变。过去拼的是工具本身够不够强，现在有了 AI 加持，单一工具的重要性没那么大了。以后大家比的，是谁能把模型、行业知识和长期积累的工程数据深度绑定。

洞察四：芯片行业的效率指标将从 " 生成有多快 " 转向 " 得到正确设计有多快 "。未来客户更关心的不是 AI 能写多少行 RTL，而是首次通过率、PPA、回归覆盖率、ECO 轮次、签核时间和上市周期。能把这些指标纳入可持续评测体系，才是工程智能体走向规模部署的前提。

CadenceLIVE China 2026 释放的其中一个信号是，AI 与 EDA 的结合正在进入更深阶段。AI 带来的变化，一端体现在不断增长的算力需求，另一端则体现在芯片研发流程本身。相比简单地给现有工具增加 AI 功能，如何让 AI 参与设计决策、连接不同环节，并在实际工程中发挥作用，或许会成为 EDA 厂商下一阶段竞争的重点。