快科技 9 月 2 日消息，日前，国内数字 EDA/IP 企业合见工软发布多项创新产品和技术成果，涵盖 Agentic EDA 智能体、三维芯片物理设计、先进工艺节点收敛等方向。

其中包括国产首个 Agentic EDA 智能体战略体系、国内首款三维芯片物理设计工具以及国产先进工艺节点收敛工具等，填补了国产 EDA 在商用级 3DIC 物理设计、多款 EDA 智能体等领域的空白。

在此次发布的产品中，UniVista 3DIC Designer 尤为受到关注，这是合见工软推出的国内首款三维芯片物理设计工具。

据介绍，该工具专为国产先进工艺节点打造，可适配逻辑折叠与韬定律技术路线，并采用底层自研的真三维布局算法，为芯片性能和集成密度进一步提升提供设计工具支撑。

合见工软表示，UniVista 3DIC Designer 的推出打破了国内商用级 3DIC 物理设计工具空白，为 AI 等算力芯片提供自主可控的三维设计底座。

与传统二维芯片设计不同，UniVista 3DIC Designer 是一套面向原生 3D 设计的全流程平台，重点支持 2-die/3-die 逻辑折叠、多裸片异构堆叠等先进架构。

平台集成自动化智能分区、跨 Die 多目标优化、物理场感知放置以及 CPU/GPU 异构并行加速等技术，可针对时序、功耗、面积以及热分布等关键指标进行协同优化。

同时，该平台能够完成从 RTL/ 网表输入到 3DIC 架构设计的闭环流程，帮助芯片设计团队提升三维设计效率，并缩短先进封装和三维芯片的研发周期。

合见工软称，UniVista 3DIC Designer 是国内首款自主知识产权的基于原生三维重构的创新 EDA 工具，引领国内 EDA 迈入单元级原生 3D 设计的全新阶段，为释放逻辑折叠技术潜力提供关键工具支撑。

在具体工程能力上，该工具采用原生真三维布局架构与 GPU 并行加速技术，可面向十亿门级大算力芯片，解决超大容量网表处理、跨裸片时序与布线协同、热密度优化、垂直互连约束、多层堆叠热点以及上下裸片面积平衡等问题。

随着 AI 芯片对算力、带宽和集成密度要求不断提高，单纯依赖制程微缩提升性能面临越来越高的技术和成本压力。

包括逻辑折叠、异构堆叠在内的三维集成技术，也因此成为芯片继续提升性能和集成度的重要方向。

UniVista 3DIC Designer 的推出，为国内芯片厂商探索基于成熟工艺的三维逻辑折叠及高端算力芯片设计提供了新的自主 EDA 工具支撑。

【本文结束】如需转载请务必注明出处：快科技

责任编辑：拾柒