一、EUV 买不到，换个维度卷

西方制裁限制了对华出口的先进 EUV 芯片制造设备，中国的芯片设计者把注意力投向半导体制造与设计的垂直维度。

这件事的逻辑不复杂。

EUV 光刻机的核心价值，是让制造商在硅片上刻出精细的电路走线、铺展出密集的图形——但这些属于水平方向上的功夫。线条做得越细，单位面积里塞进的晶体管越多。

问题在于，这台机器买不到。

思路转向：水平方向卷不动，往上叠。

二、华为打了个样：Tau Scaling

今年早些时候，华为宣布了一项名为 Tau Scaling 的芯片设计技术，引起不小的轰动。

这套方案的核心，是华为的逻辑折叠（LogicFolding）架构——把逻辑电路垂直折叠、堆叠起来，降低电阻、改善连接性，目标是在 2031 年实现与标准 1.4 纳米芯片相当的性能和晶体管密度。

换句话说，靠 EUV 把电路尺寸缩到极限换来的晶体管密度，改由垂直堆叠来达成。

同期，中国北方华创（Naura Technology Group）发表的研究暗示，存储芯片这条线上，中国在走一条类似的路。

三、三维 DRAM 的难题：怎么把 64 层刻得一样深

北方华创是本土半导体制造设备领域的核心供应商。该公司宣称，开发出一种用于制造三维 DRAM（3D DRAM）芯片的两步刻蚀工艺。

三维 DRAM 是 DRAM 技术的下一代形态，目的是突破当前芯片在单元密度方面的天花板。

结构上：

硅（Si）与硅锗（SiGe）两种材料交替堆叠；

把 SiGe 层选择性去除；

腾出的空隙，用来在所谓 " 沟道底部 "（channel floor）内部布置字线、位线和栅极。

去除 SiGe 的过程是刻蚀。北方华创在论文中声称，克服了这一工艺长期存在的几个传统局限：

刻蚀化学品 " 侵蚀 " 相邻的硅层，破坏其均匀性——即 " 低选择比 "；

工艺副产物沉积在叠层底部，形成污染堆积——即 " 微负载效应 "（micro-loading）；

化学品难以抵达底层，越往下刻得越不充分。

这三个问题叠在一起，反映为一个指标：深度均匀性，即硅—硅层之间那个间隙尺寸的均一程度。

四、两步刻蚀：氟自由基轰击与等离子体吹扫

北方华创的方案把刻蚀拆成了两步。

第一步：轰击无偏压（电中性）的氟自由基。

这一步的关键在于 " 选得准 " ——只让刻蚀材料作用于 SiGe，在硅层表面生成一层薄的氟化锗保护膜，把硅保护起来。

第二步：等离子体辅助吹扫，清除化学副产物。

这一步解决的是 " 刻得到底 " ——把堆积在底部的副产物清走，消除微负载效应。

五、500 ∶ 1，是个什么概念？

据该公司称，这套工艺可以实现大于 500 ∶ 1 的硅对硅锗刻蚀选择比。

这个数字的意思是：

对于夹在两层硅之间、厚度 200 纳米 的一层 SiGe，它被刻蚀的速度，是硅层的 500 倍以上。

在这样的速率下，硅层的损失小于 10 埃。

北方华创声称其结构均匀性超过 95% ——这意味着，在最上层厚度为 200 纳米的前提下，" 在 64 对层上 "，最底层厚度至少保持在 190 纳米。

这一工艺跑通的意义在于：长鑫存储（CXMT）有机会推进到三维 DRAM 与垂直制造，绕开 DUV 设备在水平方向上遇到的晶体管密度限制。

⚡ 一句话总结：水平方向的路被堵上，垂直方向的窗户被撬开。从华为的逻辑折叠，到北方华创的 64 对层刻蚀，中国半导体把筹码押在 " 往上长 "。

你怎么看这条路线的天花板？评论区聊聊。