2026 年 5 月 25 日，上海。

华为半导体业务部总裁何庭波站在 ISCAS 2026 研讨会的讲台上，发表了一篇题为《半导体新路径探索与实践》的主旨演讲。

她提出了一个希腊字母：τ。在电路理论中，τ 代表 " 时间常数 "，即信号从一种状态切换到另一种状态所需的时间。何庭波用它命名了一条全新的半导体演进路径—— " 韬定律 "。

核心只有一句话：以 " 时间缩微 " 替代 " 几何缩微 "。

翻译成大白话：过去六十年，芯片行业都在做同一件事，把晶体管越做越小。这条路，华为走不下去了。

摩尔定律的尽头，就是华为的起点

摩尔定律的逻辑简单而残酷：每隔 18 到 24 个月，同样面积上的晶体管数量翻一倍，性能也跟着翻一倍。业内曾形象地比喻，这就像在头发丝里盖房子，塞进去的东西越多，算力就越强。

但这条路正在逼近物理和经济的双重极限。何庭波在论文里写得很清楚：进入 7 纳米节点之后，纯粹尺寸缩微的回报趋于平缓。掩模成本、EUV 光刻机折旧和设计规则复杂性，已经将 2 纳米节点的前沿芯片设计预算推至超过 10 亿美元。最先进节点上的每晶体管成本，不再下降。

对于华为来说，这个约束比任何一家企业都来得更早、更严峻。

2019 年被列入实体清单后，华为无法再与台积电合作，只能依托中芯国际的 7nm 工艺。中芯国际没有 EUV 光刻机，制程上限被牢牢锁死。而手机 SoC 的主频竞赛还在继续，高通的旗舰芯片已经逼近 5GHz，华为麒麟 9030 至今没能突破 3GHz 门槛。

如果继续在 " 把晶体管做小 " 的赛道上追赶，差距只会越拉越大。因为对方在跑，而你被锁住了腿。

华为选了另一条路。

不是把芯片叠起来，是把电路折起来

何庭波在论文中给出了 τ 缩微的核心理念：" 时间 " 本身，而非晶体管面积，才是衡量进步的核心指标。她用一个比方解释了 " 逻辑折叠 "：就像把城市的一个区域直接叠到另一个区域上面，两个区域之间装上几百万台电梯。直达距离变短了，时间自然就省下来了。

关键不是 " 叠起来 "，是 " 重构信息路径 "。

传统芯片是平铺的，信号从 A 点到 B 点，要绕着平面走一大圈。逻辑折叠做的，是把电路按照逻辑关系重新分层布局，把关键路径上的信号走线直接缩短。走线越短，电阻和电容负载就越小，信号传播时间常数 τ 就越低，性能自然提升。

这不是简单的 3D 堆叠。北京大学在一篇分析中说得直白：华为的逻辑折叠和传统的 3D 封装根本不是一个东西。传统 3D 堆叠是按功能块分层，比如把存储和计算分开堆。逻辑折叠是按逻辑路径分层，把一条逻辑链上的不同部分折到上下两层去，让信号 " 直达 "。

何庭波在论文中用了一个更精确的概念—— " 齿比 "（Gear Ratio）。它指的是混合键合连接间距与芯片顶层金属布线间距之间的比例关系。当这个比例接近 1 时，3D 芯片设计就能从传统的 " 宏块级离散优化 " 跨越到 " 单元级连续优化 "，实现全局最优的垂直逻辑划分。

说白了，齿比越小，上下层之间的 " 电梯 " 就越密集，信号能走的路就越短。华为的目标，是把齿比压到尽可能小。

麒麟 9050 Pro：一颗不靠先进制程的旗舰芯片

2026 年 10 月 13 日，华为在上海练秋湖首次公开了麒麟 9050 Pro 的详细架构图。这是第一颗真正意义上商用量产的 " 逻辑折叠 " 芯片。

架构图揭示的东西很直接：两颗裸片上下排列。下面那颗负责计算，集成了 CPU、GPU、NPU、ISP、Modem 等核心单元。上面那颗专门负责存储，集成 SRAM 和 Cache。两颗芯片之间，用了超过 5000 万个信号传输键合通道，其中有效信号互连超过 500 万个，跨 Die 传输带宽高达 125TB/s。

混合键合间距做到了 1.5 微米。华为半导体业务无线终端芯片产品管理部部长徐松余解释，要做到有效折叠，混合键合的间距与顶层金属间距之比必须小于 3。麒麟 9050 Pro 的顶层金属间距是 720 纳米，倒推出来键合间距必须小于 2 微米，实际做到了 1.5 微米。下一代麒麟 2027，要做到 1 微米。

效果直接体现在数据上。

晶体管密度从上一代麒麟 9030 Pro 的每平方毫米约 1.55 亿个，提升到约 2.38 亿个，提升 53.5%。这个数字理论上已经与 Intel 18A 工艺持平，接近初代台积电 3nm。

投影面积降低 40%，走线长度降低 28%，功耗降低 25%。CPU 大核能效提升 41%，NPU 算力提升 140%，GPU 性能提升 40%。主频从 2.75GHz 提升到 3.1GHz，单代涨幅 12.7%。

Mate XT 2 三折叠手机首发搭载这颗芯片，已在中国半导体产业界的支持下成功量产。

更关键的信号：2027 年的芯片已经就绪

架构图公开的同一天，徐松余透露了一个更重要的信息。

面向 2027 年的新一代麒麟芯片，已经完成设计，进入测试阶段。各项测试结果均符合预期。更远期的芯片产品，也已进入规划和设计阶段。

何庭波在论文中披露了更完整的路线图：麒麟 2026 主频 3.1GHz，麒麟 2027 提升至 3.39GHz，麒麟 2028 预计达到 3.71GHz，到 2029 年突破 4GHz。沿此路径，麒麟 SoC 在典型使用场景下的效率预计将在 3 至 5 年内提升 1 倍以上。到 2031 年，基于韬定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。

徐松余说，未来十年，逻辑折叠技术具备持续演进的空间。这不是一次性的技术演示。这是一个技术路线的系统化推进。

何庭波在论文中给出一组数据：过去六年，基于韬定律，华为已成功设计并量产了 381 款芯片。

技术突围的另一面，是商业层面的巨大压力。

余承东在近期的一次内部沟通中说了实话。内存价格大幅上涨，每部手机新增成本已经超过 200 美元。华为此前一直自行吸收部分成本、放缓涨价来减轻消费者压力，但整体利润率已经 " 急剧下降 "。他直言，未来不得不涨价。

更早的 Pura 90 发布会上，余承东提到，该系列单机平均成本上涨了 1200 元到 1500 元，" 新品定价太难了 "。

逻辑折叠解决了性能问题，但没有解决成本问题。先进封装工艺、混合键合设备、良率爬坡，每一项都需要时间和资金。

徐松余在沟通会上列了一串待攻克的工程难题：现有的 EDA 工具链无法适配多层堆叠设计；不同 Die 可能采用不同制程工艺，工艺差异带来的匹配问题需要精细补偿；500 万个键合通道的互联功耗与信号完整性仍需持续优化；垂直堆叠带来的散热与功耗管理难题；新架构需要全新的性能评估体系，传统跑分标准难以全面反映其优势。

何庭波在论文结尾写道：" 未来 10 年要做的事已经明确。仍有大量问题尚未解决，没有任何一家企业能够独自应对。"

为什么这条路非走不可

把华为的选择放在更大的背景下看，逻辑会更清楚。

半导体工艺分前端和后端两个阶段。前端是从硅片开始，完成各种复杂结构和器件的制造，关键环节离不开 EUV 光刻机。后端是在晶圆上制造元件、器件和电路之后，把它们连接成为芯片，包括金属层、电路图形绘制、封装等步骤。

华为被卡住的，是前端。但它能自己定义的，是后端。

逻辑折叠的价值，不在于它能让华为追上台积电的 3nm，而在于它让华为换了一条赛道。在这条新赛道上，决定性能的不是光刻精度，是架构设计能力、封装工艺、系统级优化。这些领域，华为可以自己定义规则。

何庭波在论文中写了一句话，值得反复读：" 芯片在速度性能方面取得的相当一部分收益，并不是通过新的光刻工艺步骤获得的，而是通过在三维空间中对逻辑分布进行拓扑重组实现的。"

这句话的技术含义是：垂直堆叠缩短了信号路径，减少了长距离传输的能量损耗。但放在更大的语境里，它有另一层意思。

被逼到墙角的人，反而找到了更省力的活法。

绝望之路就是胜利之路

徐松余在沟通会上说了一句话，被很多人忽略了。

" 这是中国芯片全行业共同努力的结果。"

从麒麟 9000S 回归，到麒麟 9050 Pro 量产，再到 2027 款芯片进入测试阶段。这条路上每一步都很难，但每一步都在往前走。

没有 EUV，没有先进制程，没有完整的全球供应链。但华为有架构设计能力，有系统级整合能力，有把不可能变成可能的工程决心。

何庭波在论文结尾写道：" 这篇论文既是一份来自实践一线的报告，也是一封邀请函。"

绝望之路，就是胜利之路。不是因为绝望本身值得赞美，而是因为没有退路的人，才会把每一条路都走到尽头。